Verilog 的设计方法与设计流程

Verilog 的设计方法与设计流程

Verilog的设计方法有两种，一种是自顶向下（top_down)的设计方法，一种是自底向上（bottom_up）的设计方法。设计流程是指从一个项目开始从项目需求分析，架构设计，功能验证，综合，时序验证，到硬件验证等各个流程之间的关系。

1. 设计方法

• 自顶向下的设计方法：

即先定义顶层模块功能，进而分析要构成顶层模块的必要子模块；然后进一步对各个模块进行分解、设计，直到到达无法进一步分解的底层功能块。这样，可以把一个较大的系统，细化成多个小系统，从时间、工作量上分配给更多的人员去设计，从而提高了设计速度，缩短了开发周期。一般一个系统的Verilog 设计包含激励测试文件（testbench.v)， 顶层模块（top level design file)，子模块( sub module)等。每个子模块也含有类似的结构便于设计、仿真与验证。

图1

• 自