Verilog设计流程

爱折腾的纬小子

已于 2023-01-05 11:30:03 修改

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文章标签： fpga开发

于 2023-01-05 11:29:22 首次发布

本文链接：https://blog.csdn.net/weixin_62358623/article/details/128560088

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Verilog

文章目录

Verilog
- 一、Verilog的设计
- - - Verilog设计方法
    - Verilog设计流程

一、Verilog的设计

Verilog设计方法

Verilog 的设计采用top-down的设计方法，先定义顶层模块，然后再划分成各个子模块，再对子模块进行划分、分解；这样先完成各个小模块，逐一组合起来，最终完成整个设计。

在这里插入图片描述

Verilog设计流程

需求分析

对产品的功能和需求进行一个整体的分析，并且做出规划和安排。
功能划分

对逻辑功能的整体设计，设计整个电路的功能接口和总体结构，考虑功能模块的划分和设计思路和各个模块的接口和时序等
HDL描述

对数字电路进行建模
功能仿真

对设计好的模型电路进行功能上的仿真，查找错误并加以改正。
逻辑综合

就是将高层次的建模转换为门级网表的过程，产生物理门电路，并在逻辑和时序上进行一定的优化
布局布线

对门级电路进行布局布线。
时序仿真

布线之后，可能会产生一些时延的问题，因此需要对时序进行一个仿真验证。
下载、生产
可以下载到FPGA开发板进行进一步的验证。

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