两个MMCM共享时钟输入时的严重警告和错误

情景描述：

芯片：zynq7020

问题：

设计从FPGA的U19引脚上的开发板板接收时钟输入125M，并将其送到两个MMCM。
使用软件：vivado2015.4
在Vivado中打开合成设计后，我得到以下Crticial警告：

Failed to create I/OLOGIC Route Through shape for instance MMCM_2/inst/clkin1_ibufg. Found overlapping instances within the shape: MMCM_1/inst/clkin1_ibufg and MMCM_MAC_1/inst/clkin1_ibufg.

Cannot set LOC property of ports, Instance MMCM_2/inst/clkin1_ibufg can not be placed in INBUF_DCIEN of site IOB_X1Y424 because the bel is occupied by MMCM_1/inst/clkin1_ibufg. This could be caused by bel constraint conflict 

 

MMCM没有手工实例化，而是使用时钟向导创建的，通常，当使用MMCM IP核,它包括所有缓冲区：

输出时钟上BUFG

时钟反馈的ebufg

驱动输入时钟的IBUFG

当只有一个时钟向导核心由输入时钟驱动时，这很好，但是当你尝试使用两个时，你最终会实例化两个IBUFG（或IBUF）单元。
这是非法的。

FPGA的每个引脚都有一个且只有一个输入缓冲区&