vivado路径最大时钟约束_Vivado使用误区与进阶系列（五）XDC约束技巧之I/O篇（下）...

最新推荐文章于 2024-08-14 13:49:32 发布

Evan-He

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文章标签： vivado路径最大时钟约束

本文链接：https://blog.csdn.net/weixin_34470566/article/details/112540866

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本文详细介绍了如何在Vivado中设置Output接口约束，涉及系统同步与源同步两种情况，包括Setup/Hold Based和Skew Based方法。文章通过实例解析了DDR接口的约束设置，并探讨了UCF与XDC的区别，帮助读者理解和应用FPGA设计中的接口约束。

摘要由CSDN通过智能技术生成

XDC约束技巧之CDC篇

继《XDC 约束技巧之 I/O 篇(上) 》详细描述了如何设置 Input 接口约束后，我们接着来聊聊怎样设置 Output 接口约束，并分析 UCF 与 XDC 在接口约束上的区别。

本文摘自《Vivado使用误区与进阶》，作者为Xilinx工具与方法学应用专家Ally Zhou。

FPGA 做 Output 的接口时序同样也可以分为系统同步与源同步。在设置 XDC 约束时，总体思路与 Input 类似，只是换成要考虑下游器件的时序模型。另外，在源同步接口中，定义接口约束之前，需要用 create_generated_clock 先定义送出的随路时钟。

Output 接口类型和约束

系统同步接口

与 Input 的系统同步接口一样，FPGA 做 Output 接口的系统同步设计，芯片间只传递数据信号，时钟信号的同步完全依靠板级设计来对齐。所以设置约束时候要考虑的仅仅是下游器件的 Tsu/Th 和数据在板级的延时。

上图是一个 SDR 上升沿采样系统同步接口的 Output 约束示例。其中，-max 后的数值是板级延时的最大值与下游器件的 Tsu 相加而得出， -min 后的数值则是板级延时的最小值减去下游器件的 Th 而来。

源同步接口

与源同步接口的 Input 约束设置类似，FPGA 做源同步接口的 Output 也有两种方法可以设置约束。

方法一我们称作 Setup/Hold Based Method，与上述系统同步接口的设置思路基本一致，仅需要了解下游器件用来锁存数据的触发器的 Tsu 与 Th 值与系统板级的延时便可以设置。

方法二称作 Skew Based Method，此时需要了解 FPGA 送出的数据相对于时钟沿的关系，根据 Skew 的大小和时钟频率来计算如何设置 Output 约束。具体约束时可以根据不同的已知条件，选用不同的约束方式。一般而言，FPGA 作为输出接口时，数据相对时钟的 Skew 关系是已知条件(或者说，把同步数据相对于时钟沿的 Skew 限定在一定范围内是设