工具以vivado2017.3为例
工程以led跑马灯为例
开发板以ZYNQ ax7020为例
一、创建一个新的RTL工程
1、打开vivado2017.3软件,左侧有三栏 quick start(快速开始)、tasks(工作)、learning center(学习中心),点击create project 开始创建工程。
![18a183298ce30a307353607c4f3be693.png](https://i-blog.csdnimg.cn/blog_migrate/7248426e328a611c9b9cfe93ffe041c8.jpeg)
2、上个页面是介绍页面,直接next。此页面是输入工程名字和选择工程所在的路径。 注意:工程名字不能含有中文 点击next
![2db80339cecc0a60d98ab73dfb56922f.png](https://i-blog.csdnimg.cn/blog_migrate/89b40fe46c6b154bfceb187f00bec4bd.jpeg)
3、project type (项目类型) 选择RTL project ,点击next
![4971916be5b9ae7027e9dfb2ac64a6e7.png](https://i-blog.csdnimg.cn/blog_migrate/7b7c31cb7b98e77d4f9c9e8a14f0f33f.jpeg)
4、添加源文件 ( sources file),点击第三个create files ,如下图所示,可以添加多个文件,文件类型选择Verilog,路径上边是默认路径,下边是自己选择的路径,选择刚才创建的工程路径下。 点击OK,之后再点击next 注意 :源文件也可以进去页面后再进行添加
![319d45706fa9de397ce482760156137f.png](https://i-blog.csdnimg.cn/blog_migrate/ad5d40e2224dd105a0d2be4046e992be.jpeg)
![168231c714d0ddcdb3668125a081393e.png](https://i-blog.csdnimg.cn/blog_migrate/2b7a2d45f9c0d52c818ce5e803c3925e.jpeg)
5、添加约束文件(constraints file),文件类型为XDC,过程和创建sources file 类似。点击OK 注意:约束文件可以进去后再进行添加约束管脚(第一种:
![9f628818936b5f0bc3617fc294da2aeb.png](https://i-blog.csdnimg.cn/blog_migrate/f27f50572ce2313206b11f7ae261ca45.jpeg)
6、选择器件(开发板ZYNQ AX7020),配置如下所示,器件家族“Family”选择“Zynq-7000”,AX7020 开发板封装类型 “Package”选择“clg400”,也可以通过搜索框输入选择。点击next
![76d98541d1c160f1626ca15c725051dd.png](https://i-blog.csdnimg.cn/blog_migrate/f9bcb00f8ac579076a14007167fb951a.jpeg)
7、信息确认无误后