Vivado开发工具熟悉之XDC约束文件

最新推荐文章于 2024-09-07 08:31:47 发布
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分类专栏： Vivado
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本文总结了Vivado开发工具中约束文件的使用，特别是与ISE的不同之处。Vivado采用xdc文件进行约束，其语法与TCL相同。约束主要分为get_pins、get_cells、get_ports和get_clocks。时序约束是Vivado的一大变化，所有路径都会进行分析，包括异步时钟路径。Vivado提供了edit timing constraints图形界面来添加约束，并通过report timing constraints和report clock interaction工具进行时序分析和跨时钟域路径检查。文章还提及了如何处理未约束的跨时钟路径和参考文献。
摘要由CSDN通过智能技术生成

Vivado开发工具的使用之前已经有了比较多的了解，在建立工程图形化界面操作这里已经不存在什么问题，不论是IP核，embedded system（block design），还是添加约束，编译流程，流程已经打通了。

但是在实际工程移植过程中，发现Vivado开发中最不一样的地方还是约束这里，这里把约束相关的一些与ISE不同的地方，和Vivado新增加的关于约束的工具总结一下。

1，vivado约束文件参考ug903-vivado-using-constraints</

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celery1124
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Vivado开发工具熟悉
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目前借助实验室的项目对Vivado开发工具进行熟悉，从上次AVNET的会包括最近玩ZYBO板子都了解到，Vivado已经成为潮流，ISE已经被淘汰（14.7 2013年最后更新）。虽然ISE和Vivado开发工具没有本质的不同（都是FPGA开发工具），但是从ISE转向Vivado还是需要一些时间去磨合适应的。毕竟这是一个比较根本上的更新换代。 目前来看Vivado开发环境主要的好处有一下几点：
Vivado 约束
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FPGA Vivado XDC 约束文件编写方式语法笔记
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参考手册: UG625：https://china.xilinx.com/support/documentation/sw_manuals/xilinx14_7/cgd.pdf 一、时钟约束 1.时钟clk0的周期为10ns占空比为50%相移为0其约束形式为： clk0: period = 10, waveform = {0 5} // {0, 5} 表示一个周期的波形中0ns - 5ns 为高。 2.时钟clk1的周期为8ns占空比为75%（6ns）相移为2ns其约束形式为： clk1: period
vivado：解读xdc约束文件
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vivado约束手册
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Vivado开发工具熟悉之工具使用杂记
celery1124的专栏
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Vivado FPGA开发中的XDC约束入门
FPGA/数字IC/通信算法
07-31 3114
方法2：直接创建XDC文件，选择“add or create cconstraints”，点击next，如果添加已有xdc文件，可以点击“add files”。方法1：可通过综合完成后的IO planning进行管脚约束，对输入输出信号进行芯片引脚约束和I/O 电气标准约束。值得注意的是：默认IP xdc文件在用户xdc文件前执行，即用户xdc可覆盖IP自带的约束。“pin name”是芯片的引脚，ports是工程中定义的模块名。（2）引脚电气标准设置。（3）引脚驱动能力设置。
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