ddr4 dqs 频率_利用 SSN 感应抖动模型和统计方法精确估计 DDR4 裕量

在系统设计中，由于需要在超低比特误码率下准确预测随机抖动，所以统计方法变得倍受青睐，DDR4 就是一个例子。这种方法的局限性在于，由于统计方法假设系统为时不变，所以不能对开关输出噪声（SSO）/同步开关噪声（SSN）导致的电压噪声建模。本文提出了一个新的解决方案，从通过瞬态仿真计算得到的电压噪声中提取抖动模型，然后将其用于统计分析中的精确时间预测和电压裕量计算。

我们还提供了测量数据来验证该方法。

引言

由于数据速率（或开关速度）日益提高，同时电源电压不断降低，DDR 存储器设计工程师始终面临着增加系统噪声裕量的挑战。形成噪声的主要因素有几个，如反射、串扰、发射、地弹和 VCC 下降。

尽管形成噪声的原因各有不同，但它们之间也相互关联，是需要解决的固有难题。与 SerDes 设计相比，DDR4 存储器设计采用单端信令，并包含多个数据线路。在开关切换具有相同时钟参考的所有数据线路时，串扰可能成为严重的噪声问题，因为开关切换信号很容易通过感应和电容耦合以及共享地面回波路径的方式，耦合到附近的电路、穿透封装和电源。这一特性本质上来说主要是线性时不变（LTI）的，使用一个准确表现它们之间耦合的模型，可以很容易捕获到。除了串扰之外，另一个重要的噪声因素是 Delta-I 噪声（或 di/dt 噪声）[1]，这是 DDR4 面临的一个显著的噪声问题。

同时切换电流将会在电源层和接地层上与频率相关的电抗阻抗发生相互作用，从而在配电网络（PDN）中引入噪声电压。这个噪声电压将会直接影响器件的前置驱动器电源电流，并因为幅度和时间抖动噪声而显著改变眼图尺寸。感应到的噪声电压有三个来源，第一个是 PDN 上的电流开关速度，第二个是 PDN 的感应电抗，第三个是流过的电流量。这是一个复杂的非线性时变现象。

串扰和 Delta-I 噪声是 DDR4 设计中的主要噪声源，通常称为同时开关输出噪声（SSON）或 SSN [2]。

对于 DDR4 系统（高达 3200 MT/s），由于单位间隔（UI）缩小，所以码间干扰（ISI）和随机抖动（RJ）感应时间裕量的不确定度不能忽略[3]。为了精确考虑 RJ 和 ISI 效应，JEDEC 在 DDR4 规范中引入了比特误码率为 1e-16 时的全新 DQ 接收机一致性模板[4]。

图 1 DDR4 JEDEC 规范 2012 中的 DQ 接收机一致性模板

全新的 DQ 一致性规范要求眼图在极低的误码率，即 1e-16 下打开，这对于基于模拟的设计方法形成一个新的挑战。传统的模拟方法基于类似 SPICE 的时域模拟技术。众所周知，瞬态卷积仿真可以高效地处理 S 参数级联、传输线路模型、SPICE 网表和 IBIS 文件。然而，由于仿真速度的原因，通过仿真几百万比特来计算超低比特误码率下的测量数据仍然不实际。在图 2 中您可以看到，由于符号间干扰（ISI）和随机抖动（RJ）而导致的眼图缩小，在低数据速率（800 Mb/s）下相对较小。然而，在 3200 Mb/s 数据速率系统中，由于 ISI 和 RJ 的影响，时间裕量减少 9% UI（15ps），即减少 103 到 1016 比特。这证明时域仿真即使使用几千个比特，也远不足以精确预测眼图在比特误码率为 1e-16 时打开的程度。典型的方法是提取仿真数据并推断时间和电压 bathtub 曲线，但这种推断很大程度上依赖数据输入的质量。想要在超低比特误码率下精确进行抖动分离，并正确预测 RJ，至少仍然需要几百万个比特。几百万比特无论是测量还是仿真都是可行的，而 1016 比特无论是从测量还是瞬态仿真角度来看都是不切合实际的。

图 2 ISI 和 RJ 对不同数据速率下眼图打开的影响

DDR4 统计仿真方法

为了克服类似 SPICE 的时域仿真限制，统计仿真方法终于问世，这种方法已经成为 DDR4 设计必不可少的一 环[5]。统计仿真方法流程如下。第一个流程是根据 IBIS 模型，表征或获取通道、发射机和接收机的脉冲响应。然后，使用统计方法计算概念上无限不重复比特码型的统计学分布，这样设计人员就能够直接在超低比特误码率下捕获眼图的概率分布，无需在任何指定的比特误码率下运行实际的比特序列 [6]。因此&#x