vivado中交织模块_如何在Vivado中实现逻辑锁定和增量编译工程实例说明

本文针对Vivado中实现的逻辑锁定和增量编译进行的工程实例介绍，文中有对应工程的下载地址。友情提示：(1)增量编译只允许修改当前工程不超过5%的时候才有效，一般应用于较大工程添加修改chipscope监测信号使用；(2)逻辑模块锁定不是解决时序问题的最终办法，仅用来确认某些FPGA管脚的时序问题，实际中常常采用原语例化BUFG之类的处理模块来解决，而内部模块的时序问题还是需要必须认真的修正的！

该部分引用本公众号上一篇时序约束文章中的内容，在Quartus中采用逻辑锁定的办法来解决FPGA和外部接口的时序问题，也就是输入输出的寄存Rxd/Txd的寄存器到外部器件寄存器的时序问题。

GMII接收数据路径分析

Tpcb是外部PCB板上数据的延时，Tdata_i是数据的输入延时，Gmii_rx_interface相当于Rxd进入FPGA后的第一个寄存器模块(可以专门写一个接口模块，将Rxd数据打一拍，用于接收数据)。如果Gmii_rx_interface距离接口Rxd较远，Tdata_i的路径较长，布局布线时Rxd的八根线时延相差可能就比较大，所以我们应让这个模块放在距离Rxd接口较近的地方。

Quartus软件中有一个LogicLock(物理分区)功能，把Gmii_rx_interface模块建立成一个LogicLock分区但并不对分区位置和大小进行固定，然后重新编译工程。布局布线后就可以在chipplaner工具中看到这个分区的位置，如下图所示(放大可以看清)，Gmii_rx_interface模块距离Rxd接口位置很远，布局布线时，输入信号要绕很长一段距离才会到达输入的寄存器，资源占用很多时，Rxd的8根数据线长度不一，很容易造成时序问题。

未固定分区位置时布局布线结果

把Gmii_rx_interface模块分区移动到Rxd接口附近进行固定然后重新编译工程，布局布线后该逻辑分区就会在Rxd接口附近，从而保证输入数据接口进入FPGA的第一个寄存器的时延在一定范围内，保证时序要求。

采用LogicLock后，GMII寄存器接口位置

Vivado设计锁定与增量编译

1、研究目标

希望把之前验证过的模块固定在fpga上某个位置，然后再在这个基础上添加其它代码再进行增量编译，不会影响之前已经固定好的模块。

2、设计锁定与增量编译方法

为了实现对模块的布局(place)、布线(route)的锁定，仅适用增量编译是不够的，因为增量编译的本质目的是为了实现编译时间的缩短