axi时序图_AXI总线协议资料整理（转）

AXI总线协议资料整理

第一部分：

1、AXI简介：AXI(AdvancedeXtensible Interface)是一种总线协议，该协议是ARM公司提出的AMBA(AdvancedMicrocontroller Bus Architecture)3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。AXI是AMBA 中一个新的高性能协议。AXI 技术丰富了现有的AMBA标准内容，满足超高性能和复杂的片上系统(SoC)设计的需求。

2、AXI 特点： 单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。

支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。

独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。

第二部分：

本部分对AXI1.0协议的各章进行整理。

第一章

本章主要介绍AXI协议和AXI协议定义的基础事务。

1、AXI总线共有5个通道分别是readaddress channel

、write address channel 、 read datachannel 、 write datachannel、 writeresponse channel。每一个AXI传输通道都是单方向的。

2、 每一个事务都有地址和控制信息在地址通道(addresschannel)中，用来描述被传输数据的性质。

3、 读事务的结构图如下：

file:///C:/Users/NEWAG_~1/AppData/Local/Temp/msohtmlclip1/01/clip_image002.jpg

4、 写事务的结构图如下：

file:///C:/Users/NEWAG_~1/AppData/Local/Temp/msohtmlclip1/01/clip_image004.jpg

5、 这5条独立的通道都包含一个信息信号和一个双路的VALD、READY握手机制。

6、 信息源通过VALID信号来指示通道中的数据和控制信息什么时候有效。目地源用READY信号来表示何时能够接收数据。读数据和写数据通道都包括一个LAST信号，用来指明一个事物传输的最后一个数据。

7、 读和写事务都有他们自己的地址通道，这地址通道携带着传输事务所必须的地址和信息。

8、 读数据通道传送着从设备到主机的读数据和读响应信息。读响应信息指明读事务的完成状态。

9、 写数据通路传送着主机向设备的写数据。每八个数据都会有一个bytelane ，用来指明数据总线上面的哪些byte有效。写响应通道提供了设备响应写事务的一种方式。这完成信号每一次突发式读写会产生一个。

10、 主机和设备的接口和互联图如下：

file:///C:/Users/NEWAG_~1/AppData/Local/Temp/msohtmlclip1/01/clip_image006.jpg

11、 传输地址信息和数据都是在VALID和READY同时为高时有效。

file:///C:/Users/NEWAG_~1/AppData/Local/Temp/msohtmlclip1/01/clip_image008.png

12、 突发式读的时序图如下：

file:///C:/Users/NEWAG_~1/AppData/Local/Temp/msohtmlclip1/01/clip_image010.jpg

当地址出现在地址总线后，传输的数据将出现在读数据通道上。设备保持VALID为低直到读数据有效。为了表明一次突发式读写的完成，设备用RLAST信号来表示最后一个被传输的数据。

13、 重叠突发式读时序图如下：

file:///C:/Users/NEWAG_~1/AppData/Local/Temp/msohtmlclip1/01/clip_image012.jpg

设备会在第一次突发式读完成后处理第二次突发式读数据。也就意味着，主机一开始传送了两个地址给设备。设备在完全处理完第一个地址的数据之后才开始处理第二个地址的数据。

14、 突发式写时序图如下：file:///C:/Users/NEWAG_~1/AppData/Local/Temp/msohtmlclip1/01/clip_image014.png

这一过程的开始时，主机发送地址和控制信息到写地址通道中，然后主机发送每一个写数据到写数据通道中。当主机发送最后一个数据时，WLAST信号就变为高。当设备接收完所有数据之后他将一个写响应发送回主机来表明写事务完成。

15、 AXI协议支持乱序传输。他给每一个通过接口的事务一个IDtag。协议要求相同IDtag的事务必须有序完成，而不同ID tag可以乱序完成。

第二章

本章主要介绍一些信号描述，其中包括全局信号、写地址通道信号、写数据通道信号、写响应通道信号、读地址通道信号、读数据通道信号、低功耗接口信号。本章的所有表都是以32位的数据总线、4位的写数据闸门、4位的ID段。

1、全局信号信号源描述

ACLKClock source全局时钟信号

ARESETnReset source全局复位信号，低电平有效

2、写地址通道信号信号源描述

AWID[3:0]主机写地址ID，这个信号是写地址信号组的ID tag。

AWADDR[31:0]主机写地址。

AWLEN[3:0]主机突发式写