ZYNQ的AXI协议（四）——时序

1.时钟与复位

• 时钟
  • 每一个AXI组件使用一个单独的时钟aclk，上升沿采样；
  • 在主接口和从接口上，输入和输出信号之间不能有组合逻辑路径；
• 复位
  • 低电平有效
  • 支持异步复位，但是必须同步释放
  • 复位期间主端必须驱动ARVALID, AWVALID, WVALID 为低；从端必须驱动RVALID 、BVALID 为低；其他值不做要求
  • 如下图所示，上述标志位最早的拉高时刻必须在复位信号为高后的首个上升沿之后（因为必须等待复位信号的同步释放）。
    

2.握手机制

• 所有五个通道都使用相同的valid/ready握手过程来传输地址、数据和控制 信号。源生成valid信号以指示何时地址、数据或控制信号可用。 目的地生成ready信号以指示它可以 接受这些信息。 只有当valid/ready都为高时，才会发生传输， 这种双向握手控制机制意味着主从机都可以控制主从间的交互速率。
• VALID 和 READY 信号提供了 AXI 总线中的握手机制，如下图所示:
  
• 图中，ACLK 为时钟信号， 在 AXI 协议中，