逻辑时钟_求职攻略| 异步电路中的时钟无毛刺切换(GlitchFree)

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上一期我们讲解了门控时钟电路的设计，当使用纯组合逻辑的方式实现时会产生毛刺(Glitch)，这是异步电路最常见的问题。今天我们来讲解另一个笔试、面试中常见的去毛刺问题——时钟无毛刺切换(Glitch-Free)。IC岗位笔试常会出现，如给电路图画波形。

在SoC的设计中，根据实际需求，经常需要对不同频率、相位的时钟源进行选择与切换，最简单的时钟切换电路就是两个时钟切换，可以用纯组合逻辑来实现。我们先画一下用组合逻辑实现功能后的波形大概是怎样的，如下所示。

当sel为高时选通sclk1，当sel为低时选通sclk2，clk_out为切换输出的结果，我们可以清晰的发现①和②处有毛刺产生，我们用RTL代码来描述并仿真验证。 //-------------------------- 01 module test ( 02      input    wire     sclk1   , 03      input    wire     sclk2   , 04      input    wire     sel     , 05      06      output   wire     clk_out      07 ); 08                 09 assign clk_out = ( sel & sclk1 ) | (~ sel & sclk2 ); 10 11 endmodule

//--------------------------

综合出的RTL视图如下所示：

经过仿真我们发现在①处和②处时钟选择信号变化的时候会导致切换后的输出时钟产生毛刺，这显然是我们不想要的结果，所以要对上述的电路结构进行修改。