glitch free时钟切换无毛刺

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如何设计一个时钟切换电路，在切换时没有毛刺产生？那么首先我们要明白什么样的时钟切换电路会产生毛刺？针对产生毛刺的电路，我们该怎么做相应处理？依照这个思路，我们进行分析。

会产生毛刺的电路？

如果是纯用组合逻辑实现的时钟切换电路，那么代码和设计都会非常简单，代码如下：

assign cik_out = select ? clk0 : clk1 ;

电路图如下：

但是，这种设计会在时钟切换时产生毛刺，波形图如下：

这种设计为什么会产生毛刺呢？
原因在于：选通信号select可以相对于源时钟随时改变。也就是说，当select拉高时，输出时钟立刻发生变化。此时out_clk会选择clk1，而此时clk1仍然为低，就会产生一小段毛刺。 当选择信号sel发生变化时，这样纯组合逻辑输出得到的clk_out就完全有可能会产生毛刺，所以需要改进电路 。

1.相关时钟源切换

当两个时钟间的相位是一定的时候，处理的方法：

• 在每个时钟源的选择路径中插入一个边沿触发的D触发器，在时钟的下降沿寄存选择信号（SELECT），可确保任一时钟处于高电平时,输出端不会发生变化。

如下图，为相关时钟源切换电路的结构：