glitch free时钟切换无毛刺

👉注：更多精彩请看： 面试常问的verilog代码汇总 一文

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如何设计一个时钟切换电路，在切换时没有毛刺产生？那么首先我们要明白什么样的时钟切换电路会产生毛刺？针对产生毛刺的电路，我们该怎么做相应处理？依照这个思路，我们进行分析。

会产生毛刺的电路？

如果是纯用组合逻辑实现的时钟切换电路，那么代码和设计都会非常简单，代码如下：

assign cik_out = select ? clk0 : clk1 ;

电路图如下：

但是，这种设计会在时钟切换时产生毛刺，波形图如下：

这种设计为什么会产生毛刺呢？
原因在于：选通信号select可以相对于源时钟随时改变。也就是说，当select拉高时，输出时钟立刻发生变化。此时out_clk会选择clk1，而此时clk1仍然为低，就会产生一小段毛刺。 当选择信号sel发生变化时，这样纯组合逻辑输出得到的clk_out就完全有可能会产生毛刺，所以需要改进电路 。

1.相关时钟源切换

当两个时钟间的相位是一定的时候，处理的方法：

• 在每个时钟源的选择路径中插入一个边沿触发的D触发器，在时钟的下降沿寄存选择信号（SELECT），可确保任一时钟处于高电平时,输出端不会发生变化。

如下图，为相关时钟源切换电路的结构：


解释上图：

• 当在图中时刻SELECT由低电平变为高电平，此时未到CLK0的下降沿，寄存器的输出还将一直是高电平（SELECT之前为0，取反为1）；
• 当到达CLK0的下降沿时刻，采样到SELECT为高电平，那么（~SELECT）为低，也就是下半部分电路从此无效，上半部分电路有效。此时需要等到CLK1的下降沿采样SELECT值，在此之前，输出仍为CLK0；
• 到达CLK1的下降沿后，输出变成了CLK1和SELECT的与（SELECT为高），也就是会输出CLK1。
• 由图可见，输出时钟完美切换，并没有出现斩波信号以及毛刺。

代码如下：

module glitch_free(clk0,clk1,rst_n,sel,clk_out);
    input       clk0,clk1,rst_n;
    input       sel;
    output	    clk_out;
    reg         sel_clk0,sel_clk1; 
    always@(posedge clk0 or negedge rst_n) begin
        if(rst_n == 1'b0) 
           sel_sclk0 <= 1'b0 ; 
        else
           sel_sclk0 <= (~sel) & (~sel_sclk1);    
    end
    always@(posedge clk1 or negedge rst_n) begin
        if(rst_n == 1'b0) 
           sel_sclk1 <= 1'b0 ; 
        else
           sel_sclk1 <= sel & (~sel_sclk0);    
    end
    assign  	clk_out = (sel_clk0 & clk0) | (sel_clk1 & clk1);
endmodule

注：这里为什么要将输出取反接到另外一个输入，可以参考 逻辑时钟_求职攻略| 异步电路中的时钟无毛刺切换(GlitchFree)一文。

使用限制：

• 该电路中有三个时序路径需要特别考虑 ：1. SELECT控制信号到两个负边沿触发触发器中的任何一个，2. DFF0 输出端(~Q)接到 DFF1 的输入端，DFF1的输出到 DFF0的输入。
• 当这三条路径中的任何一条路径上的信号，与目标触发器的有效时钟边沿同时发生变化，那么该寄存器的输出很可能变为亚稳态。
• 例如：与异步复位类似，如果select 在 clk0 或者 clk1 的下降沿变化，就会导致亚稳态。

2. 无关时钟源的切换

当两个时钟源彼此完全无关时，就需要采用另一种处理方法。
通过为每个时钟源添加一个额外级的上升沿触发的D触发器来提供针对亚稳态性的保护。为了防止潜在的亚稳态性，每个选择路径中都有个上升沿触发的和一个下降沿沿触发的D触发器，这可能是由异步SELECT信号或从一个时钟域到另一个时钟域的异步反馈引起的。

【持续更新…】
此处代码可以先参考大佬的【Verilog HDL 训练】第 14 天（glitch-free的两个时钟切换电路）一文。