ZynqNet解析（二）运行与调试

最新推荐文章于 2024-05-18 09:46:37 发布
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分类专栏： FPGA 机器学习 zynqNet
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背景：ZynqNet能在xilinx的FPGA上实现deep compression

目的：运行zynqNet的代码。

源码地址：https://github.com/dgschwend/zynqnet

目录

1. _TRAINED_MODEL

2. _FIRMWARE

2.1 运行打印结果

3._HLS_CODE

3.1 C simulation

3.2 Synthesis

3.3 搭建系统与生成比特流

项目程序架构，针对我们的项目，我们需要看懂相应的HLS程序和ARM端的程序。

ARM端的程序以_FIRMWARE为准；FPGA端程序以HLS为准。

1. _TRAINED_MODEL

这部分为训练好的caffe模型与预训练的权重。

2. _FIRMWARE

这部分程序针对Zynq 7Z035 ARM processor。make之后是在服务器上运行的，一次迭代需要将近3590ms

make
./test CPU|FPGA indata.bin (-quiet)

2.1 运行打印结果

gpu@gpu-SYS-7048GR-TR:~/datasets/xxr/zynqnet/_FIRMWARE$ ./test CPU indata.bin
 ______                  _   _      _
|___  /                 | \ | |    | |
   / / _   _ _ __   __ _|  \| | ___| |_
  / / | | | | '_ \ / _` | . ` |/ _ \ __|
./ /__| |_| | | | | (_| | |\  |  __/ |_
\_____/\__, |_| |_|\__, \_| \_/\___|\__|
        __/ |         | |
       |___/          |_| (c) 2016 davidgs


CPU: Load Network Configuration
c1    : 256x256 x   3 > 64 , CONV (3x3)/2p + ReLU, IN @mem(       0-  786432B), OUT @mem(  786432B), WEIGHTS @mem(       0-    7168B)
f2/s3 : 128x128 x  64 > 16 , CONV (3x3)/2p + ReLU, IN @mem(  786432- 4980736B), OUT @mem( 4980736B), WEIGHTS @mem(    7168-   44096B)
f2/e1 :  64x64  x  16 > 64 , CONV (1x1)/1  + ReLU, IN @mem( 4980736- 5242880B), OUT @mem( 5242880B), WEIGHTS @mem(   44096-   48448B) (split1)
f2/e3 :  64x64  x  16 > 64 , CONV (3x3)/1p + ReLU, IN @mem( 4980736- 5242880B), OUT @mem( 5243136B), WEIGHTS @mem(   48448-   85568B) (split2)
f3/s1 :  64x64  x 128 > 16 , CONV (1x1)/1  + ReLU, IN @mem( 5242880- 7340032B), OUT @mem( 7340032B), WEIGHTS @mem(   85568-   93824B)
f3/e1 :  64x64  x  16 > 64 , CONV (1x1)/1  + ReLU, IN @mem( 7340032- 7602176B), OUT @mem( 7602176B), WEIGHTS @mem(   93824-   98176B) (split1)
f3/e3 :  64x64  x  16 > 64 , CONV (3x3)/1p + ReLU, IN @mem( 7340032- 7602176B), OUT @mem( 7602432B), WEIGHTS @mem(   98176-  135296B) (split2)
f4/s3 :  64x64  x 128 > 32 , CONV (3x3)/2p + ReLU, IN @mem( 7602176- 9699328B), OUT @mem( 9699328B), WEIGHTS @mem(  135296-  282880B)
f4/e1 :  32x32  x  32 > 128, CONV (1x1)/1  + ReLU, IN @mem( 9699328- 9830400B), OUT @mem( 9830400B), WEIGHTS @mem(  282880-  299776B) (split1)
f4/e3 :  32x32  x  32 > 128, CONV (3x3)/1p + ReLU, IN @mem( 9699328- 9830400B), OUT @mem( 9830912B), WEIGHTS @mem(  299776-  447744B) (split2)
f5/s1 :  32x32  x 256 > 32 , CONV (1x1)/1  + ReLU, IN @mem( 9830400-10878976B), OUT @mem(10878976B), WEIGHTS @mem(  447744-  480640B)
f5/e1 :  32x32  x  32 > 128, CONV (1x1)/1  + ReLU, IN @mem(10878976-11010048B), OUT @mem(11010048B), WEIGHTS @mem(  480640-  497536B) (split1)
f5/e3 :  32x32  x  32 > 128, CONV (3x3)/1p + ReLU, IN @mem(10878976-11010048B), OUT @mem(11010560B), WEIGHTS @mem(  497536-  645504B) (split2)
f6/s3 :  32x32  x 256 > 64 , CONV (3x3)/2p + ReLU, IN @mem(11010048-12058624B), OUT @mem(12058624B), WEIGHTS @mem(  645504- 1235584B)
f6/e1 :  16x16  x  64 > 256, CONV (1x1)/1  + ReLU, IN @mem(12058624-12124160B), OUT @mem(12124160B), WEIGHTS @mem( 1235584- 1302144B) (split1)
f6/e3 :  16x16  x  64 > 256, CONV (3x3)/1p + ReLU, IN @mem(12058624-12124160B), OUT @mem(12125184B), WEIGHTS @mem( 1302144- 1892992B) (split2)
f7/s1 :  16x16  x 512 > 64 , CONV (1x1)/1  + ReLU, IN @mem(12124160-12648448B), OUT @mem(12648448B), WEIGHTS @mem( 1892992- 2024320B)
f7/e1 :  16x16  x  64 > 192, CONV (1x1)/1  + ReLU, IN @mem(12648448-12713984B), OUT @mem(12713984B), WEIGHTS @mem( 2024320- 2074240B) (split1)
f7/e3 :  16x16  x  64 > 192, CONV (3x3)/1p + ReLU, IN @mem(12648448-12713984B), OUT @mem(12714752B), WEIGHTS @mem( 2074240- 2517376B) (split2)
f8/s3 :  16x16  x 384 > 112, CONV (3x3)/2p + ReLU, IN @mem(12713984-13107200B), OUT @mem(13107200B), WEIGHTS @mem( 2517376- 4066112B)
f8/e1 :   8x8   x 112 > 256, CONV (1x1)/1  + ReLU, IN @mem(13107200-13135872B), OUT @mem(13135872B), WEIGHTS @mem( 4066112- 4181824B) (split1)
f8/e3 :   8x8   x 112 > 256, CONV (3x3)/1p + ReLU, IN @mem(13107200-13135872B), OUT @mem(13136896B), WEIGHTS @mem( 4181824- 5215040B) (split2)
f9/s1 :   8x8   x 512 > 112, CONV (1x1)/1  + ReLU, IN @mem(13135872-13266944B), OUT @mem(13266944B), WEIGHTS @mem( 5215040- 5444864B)
f9/e1 :   8x8   x 112 > 368, CONV (1x1)/1  + ReLU, IN @mem(13266944-13295616B), OUT @mem(13295616B), WEIGHTS @mem( 5444864- 5611200B) (split1)
f9/e3 :   8x8   x 112 > 368, CONV (3x3)/1p + ReLU, IN @mem(13266944-13295616B), OUT @mem(13297088B), WEIGHTS @mem( 5611200- 7096448B) (split2)
c10/p1:   8x8   x 736 > 512, CONV (1x1)/1        , IN @mem(13295616-13484032B), OUT @mem(13484032B), WEIGHTS @mem( 7096448- 8605824B) (split1) GLOBAL POOL
c10/p2:   8x8   x 736 > 512, CONV (1x1)/1        , IN @mem(13295616-13484032B), OUT @mem(13486080B), WEIGHTS @mem( 8605824-10115200B) (split2) GLOBAL POOL

CPU: FPGA DRAM Memory Allocation:
     Bytes allocated: 0B (config) + 9878KB (weights) + 13296KB (data)
     region: 140609957294096 ▒?140609981024400
CPU: Copy Weights: 9878KB (weights)
CPU: Load Input Data from file indata.bin (768KB)
CPU: Copy Input Image (768KB)
 ## Iteration 0000 ##
CPU: Offload CONV Layer c1    : 256x256 x   3 > 64 , CONV (3x3)/2p + ReLU, IN @mem(       0-  786432B), OUT @mem(  786432B), WEIGHTS @mem(       0-    7168B)
FPGA: Computing .........................................................................................
.........................................................................................
.............................................................................. done.
run time: 118ms
CPU: Offload CONV Layer f2/s3 : 128x128 x  64 > 16 , CONV (3x3)/2p + ReLU, IN @mem(  786432- 4980736B), OUT @mem( 4980736B), WEIGHTS @mem(    7168-   44096B)
FPGA: Computing ................................................................................................................................ done.
run time: 146ms
CPU: Offload CONV Layer f2/e1 :  64x64  x  16 > 64 , CONV (1x1)/1  + ReLU, IN @mem( 4980736- 5242880B), OUT @mem( 5242880B), WEIGHTS @mem(   44096-   48448B) (split1)
FPGA: Computing ................................................................ done.
run time: 95ms
CPU: Offload CONV Layer f2/e3 :  64x64  x  16 > 64 , CONV (3x3)/1p + ReLU, IN @mem( 4980736- 5242880B), OUT @mem( 5243136B), WEIGHTS @mem(   48448-   85568B) (split2)
FPGA: Computing ................................................................ done.
run time: 102ms
CPU: Offload CONV Layer f3/s1 :  64x64  x 128 > 16 , CONV (1x1)/1  + ReLU, IN @mem( 5242880- 7340032B), OUT @mem( 7340032B), WEIGHTS @mem(   85568-   93824B)
FPGA: Computing ................................................................ done.
run time: 247ms
CPU: Offload CONV Layer f3/e1 :  64x64  x  16 > 64 , CONV (1x1)/1  + ReLU, IN @mem( 7340032- 7602176B), OUT @mem( 7602176B), WEIGHTS @mem(   93824-   98176B) (split1)
FPGA: Computing ................................................................ done.
run time: 113ms
CPU: Offload CONV Layer f3/e3 :  64x64  x  16 > 64 , CONV (3x3)/1p + ReLU, IN @mem( 7340032- 7602176B), OUT @mem( 7602432B), WEIGHTS @mem(   98176-  135296B) (split2)
FPGA: Computing ................................................................ done.
run time: 102ms
CPU: Offload CONV Layer f4/s3 :  64x64  x 128 > 32 , CONV (3x3)/2p + ReLU, IN @mem( 7602176- 9699328B), OUT @mem( 9699328B), WEIGHTS @mem(  135296-  282880B)
FPGA: Computing ................................................................ done.
run time: 106ms
CPU: Offload CONV Layer f4/e1 :  32x32  x  32 > 128, CONV (1x1)/1  + ReLU, IN @mem( 9699328- 9830400B), OUT @mem( 9830400B), WEIGHTS @mem(  282880-  299776B) (split1)
FPGA: Computing ................................ done.
run time: 90ms
CPU: Offload CONV Layer f4/e3 :  32x32  x  32 > 128, CONV (3x3)/1p + ReLU, IN @mem( 9699328- 9830400B), OUT @mem( 9830912B), WEIGHTS @mem(  299776-  447744B) (split2)
FPGA: Computing ................................ done.
run time: 98ms
CPU: Offload CONV Layer f5/s1 :  32x32  x 256 > 32 , CONV (1x1)/1  + ReLU, IN @mem( 9830400-10878976B), OUT @mem(10878976B), WEIGHTS @mem(  447744-  480640B)
FPGA: Computing ................................ done.
run time: 191ms
CPU: Offload CONV Layer f5/e1 :  32x32  x  32 > 128, CONV (1x1)/1  + ReLU, IN @mem(10878976-11010048B), OUT @mem(11010048B), WEIGHTS @mem(  480640-  497536B) (split1)
FPGA: Computing ................................ done.
run time: 90ms
CPU: Offload CONV Layer f5/e3 :  32x32  x  32 > 128, CONV (3x3)/1p + ReLU, IN @mem(10878976-11010048B), OUT @mem(11010560B), WEIGHTS @mem(  497536-  645504B) (split2)
FPGA: Computing ................................ done.
run time: 98ms
CPU: Offload CONV Layer f6/s3 :  32x32  x 256 > 64 , CONV (3x3)/2p + ReLU, IN @mem(11010048-12058624B), OUT @mem(12058624B), WEIGHTS @mem(  645504- 1235584B)
FPGA: Computing ................................ done.
run time: 106ms
CPU: Offload CONV Layer f6/e1 :  16x16  x  64 > 256, CONV (1x1)/1  + ReLU, IN @mem(12058624-12124160B), OUT @mem(12124160B), WEIGHTS @mem( 1235584- 1302144B) (split1)
FPGA: Computing ................ done.
run time: 94ms
CPU: Offload CONV Layer f6/e3 :  16x16  x  64 > 256, CONV (3x3)/1p + ReLU, IN @mem(12058624-12124160B), OUT @mem(12125184B), WEIGHTS @mem( 1302144- 1892992B) (split2)
FPGA: Computing ................ done.
run time: 98ms
CPU: Offload CONV Layer f7/s1 :  16x16  x 512 > 64 , CONV (1x1)/1  + ReLU, IN @mem(12124160-12648448B), OUT @mem(12648448B), WEIGHTS @mem( 1892992- 2024320B)
FPGA: Computing ................ done.
run time: 181ms
CPU: Offload CONV Layer f7/e1 :  16x16  x  64 > 192, CONV (1x1)/1  + ReLU, IN @mem(12648448-12713984B), OUT @mem(12713984B), WEIGHTS @mem( 2024320- 2074240B) (split1)
FPGA: Computing ................ done.
run time: 66ms
CPU: Offload CONV Layer f7/e3 :  16x16  x  64 > 192, CONV (3x3)/1p + ReLU, IN @mem(12648448-12713984B), OUT @mem(12714752B), WEIGHTS @mem( 2074240- 2517376B) (split2)
FPGA: Computing ................ done.
run time: 73ms
CPU: Offload CONV Layer f8/s3 :  16x16  x 384 > 112, CONV (3x3)/2p + ReLU, IN @mem(12713984-13107200B), OUT @mem(13107200B), WEIGHTS @mem( 2517376- 4066112B)
FPGA: Computing ................ done.
run time: 67ms
CPU: Offload CONV Layer f8/e1 :   8x8   x 112 > 256, CONV (1x1)/1  + ReLU, IN @mem(13107200-13135872B), OUT @mem(13135872B), WEIGHTS @mem( 4066112- 4181824B) (split1)
FPGA: Computing ........ done.
run time: 38ms
CPU: Offload CONV Layer f8/e3 :   8x8   x 112 > 256, CONV (3x3)/1p + ReLU, IN @mem(13107200-13135872B), OUT @mem(13136896B), WEIGHTS @mem( 4181824- 5215040B) (split2)
FPGA: Computing ........ done.
run time: 44ms
CPU: Offload CONV Layer f9/s1 :   8x8   x 512 > 112, CONV (1x1)/1  + ReLU, IN @mem(13135872-13266944B), OUT @mem(13266944B), WEIGHTS @mem( 5215040- 5444864B)
FPGA: Computing ........ done.
run time: 78ms
CPU: Offload CONV Layer f9/e1 :   8x8   x 112 > 368, CONV (1x1)/1  + ReLU, IN @mem(13266944-13295616B), OUT @mem(13295616B), WEIGHTS @mem( 5444864- 5611200B) (split1)
FPGA: Computing ........ done.
run time: 55ms
CPU: Offload CONV Layer f9/e3 :   8x8   x 112 > 368, CONV (3x3)/1p + ReLU, IN @mem(13266944-13295616B), OUT @mem(13297088B), WEIGHTS @mem( 5611200- 7096448B) (split2)
FPGA: Computing ........ done.
run time: 63ms
CPU: Offload CONV Layer c10/p1:   8x8   x 736 > 512, CONV (1x1)/1        , IN @mem(13295616-13484032B), OUT @mem(13484032B), WEIGHTS @mem( 7096448- 8605824B) (split1) GLOBAL POOL
FPGA: Computing ........ done.
run time: 501ms
CPU: Offload CONV Layer c10/p2:   8x8   x 736 > 512, CONV (1x1)/1        , IN @mem(13295616-13484032B), OUT @mem(13486080B), WEIGHTS @mem( 8605824-10115200B) (split2) GLOBAL POOL
FPGA: Computing ........ done.
run time: 499ms
CPU: Copy Results from FPGA DRAM (4096 Bytes)

Total run time: 3590ms

Result (top-5):
====================
    88.38%: class 207 (output  18.94)
     4.42%: class 852 (output  15.95)
     4.25%: class 208 (output  15.91)
     1.65%: class 219 (output  14.97)
     0.20%: class 929 (output  12.85)

TestBench Result: SUCCESS

若参数输入FPGA则在分配完mem之后打出

XFPGA Driver: Initialize
test: could not open /dev/mem. need to be root: Permission denied

 

3._HLS_CODE

3.1 C simulation

这部分代码为用于进行HLS的c代码，其中fpga_top为top-level function，cpu_top为其test Bench。我们在运行时，前面正常输出，但是到了c10/p1在进行FPGA :computing的时候，会给出报错SIGSEGV，可能为内存相关的问题。

3.2 Synthesis

这部分排除了两个BUG，一个是在unittests.cpp程序中，这个程序用于测试相关的单元的功能。行中的显示没有seiosflags，我们发现这行作用并不大，直接删掉。

// unittests.cpp    line 50
std::cout << std::setiosflags(std::ios::fixed) << std::setprecision(2)
          << "ERROR: " << acquired << " != " << expected << " in " << fn
          << " (" << file << ", line " << line << ")" << std::endl;

另一个BUG是在netconfig.cpp 中，给出报错没有fopen，printf等等的函数，我们直接在其加入 #include<stdio.h>。对于程序的其他问题我们需要在后续继续阅读与搞懂程序。

综合通过，然后export RTL

3.3 搭建系统与生成比特流

 我们添加PS，定制PS 加入HP0，时钟周期设为200MHz，加入中断并连接，然后自动连接。

 

 

 

 

 

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本文是一篇关于Zynq7000网络驱动调试笔记。
ZynqNet解析（四）FPGA端程序解析
祥瑞的技术博客
09-13 2044
背景：ZynqNet能在xilinx的FPGA上实现deep compression的网络，FPGA端程序运用传入每层数据运算后存在DRAM上。 目的：读懂ZynqNet的FPGA端的代码。 源码地址：https://github.com/dgschwend/zynqnet 目录 程序包括： 1. 读取每层信息 1.1 给所有block设置layer信息 1.2 加载权重预加载图像 ...
标题：ZynqNet：FPGA加速的嵌入式卷积神经网络
最新发布
gitblog_00037的博客
05-18 279
标题：ZynqNet：FPGA加速的嵌入式卷积神经网络 去发现同类优质开源项目:https://gitcode.com/ 1、项目介绍 ZynqNet是一个开源项目，源自一项硕士毕业论文，它的目标是探索和优化FPGA（现场可编程门阵列）在深度学习中的应用，特别是针对嵌入式系统的图像分类任务。该项目实现了在Xilinx Zynq XC-7Z045 SoC上运行的FPGA加速器，用于高效执行卷积神经网...
Zynqnet(二)算法设计
crazyeden的博客
01-14 710
论文地址：https://github.com/dgschwend/zynqnet/blob/master/zynqnet_report.pdf 摘要：该论文核心内容从第三章开始依次介绍了CNN的优化分析和训练，第四章FPGA加速器的设计和实现，第五章实验结果和分析。关于cnn的优化分析和训练部分，不是本博文介绍的重点，需要一些深度学习知识支撑，重点介绍一下FPGA端的实现知识。 4.2算法设...
Zynqnet(三)HLS_CODE解析
crazyeden的博客
01-15 1243
介绍：该部分是作者对自己实现的卷积加速部分fpga_top函数进行测试的示例代码，在HLS中这称为testbench。 net_CPU = get_network_config(); 该函数为网络模型的配置函数，看一下函数定义： 首先进行网络初始化，这里是默认构造函数进行初始化。最大层数为该网络的所有层数，论文中为27。论文中缓存的最多的权重的数目为2528800，这里应该是权值文件所有参...
Zynqnet(五) fpga_top解析（一）
crazyeden的博客
02-01 1209
论文地址：https://github.com/dgschwend/zynqnet/blob/master/zynqnet_report.pdf 项目地址：https://github.com/dgschwend/zynqnet 背景：该函数取自FIRMWARE中，该部分代码是运行在异构开发板上的代码，既可以使用FPGA进行加速，也可以选择只在ARM端运行。核心函数是fpga_top，这个函数...
ZynqNet解析（一）概览
祥瑞的技术博客
09-11 4873
背景：ZynqNet能在xilinx的FPGA上实现deep compression。 目的：读懂zynqNet的代码和论文。 目录 一、网络所需的运算与存储 1.1 运算操作: 1.2 Memory requirements: 1.3 需求分析： 1.4 FPGA based accelerator需要执行： 二、网络结构 针对网络结构进行了三种优化： FPGA-real...
OpenCL on ZYNQ
05-20
对于想使用opencl 开发ZYNQ的朋友来说绝对是非常不错的！
Zynq-Linux-DMA-master
01-23
# Using the AXI CDMA in Vivado for Linux Application DMA enabled Zynq PS-PL communication to implement high throughput data transfer between Linux applications and user IP core. (based on Xilinx UG873 chapter 6) This is a simple loop-back project in which data transfer between host OS (Zynq-PS) and FPGA (Zynq-PL) is done using DMA mechanism. This project instantiates an AXI CDMA IP in PL and integrates it with the processing system high performance (HP) 64 bit slave port. In this system, AXI CDMA acts as master device to copy an array of the data from the source buffer location to the destination buffer location in DDR system memory. AXI CDMA uses processing system HP slave port to get read/write access of DDR system memory. We also wrote a Linux OS based application software which uses mmap() to initialize DMA core and do the data transfer using AXI CDMA block, and executed it on the ZC702 board.
Convolutional-Neural-Network-master.zip
05-13
使用matlab语言编写的卷积神经网络代码，测试集为minist手写数字数据集，代码可以直接运行，并且我对大部分代码都进行了必要的注释，对于新手入门CNN具有不错的学习效果，祝君好运！
ZynqNet解析（三）CPU端程序解析
祥瑞的技术博客
09-13 1466
背景：ZynqNet能在xilinx的FPGA上实现deep compression的网络， 目的：读懂ZynqNetCPU端的代码。 源码地址：https://github.com/dgschwend/zynqnet 目录 cpu_top 程序包括 1 CPU端创建网络 1.1 储存网络结构的结构体 1.2 创建网络的函数 1.3 输出每层信息 1.4 构造函数 2 FP...
DarkNet移植到Zynq 706 ARM A9
liujie_learning的博客
07-24 1030
https://www.cnblogs.com/Osler/p/8780614.html
zynqNet整体思路框架
wzx_numberone的博客
08-10 371
zynqNet整体思路框架ZynqNet CNN Accelerator: Schedule分析FPGA端顶层函数P_TOP_SETUPP_setLayerConfigs算法插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入 ZynqNet CNN Accelerator: Schedule
ZynqNet解析（六）内存的实现
祥瑞的技术博客
10-28 2003
背景：在zynqNet项目之中，程序到底如何分配DRAM上的地址作为global Memory。以及如何分配相应程序的内存。 目录 相关内容 CPU端的函数与作用 FPGA端函数的作用 一、CPU端对DRAM的定义 1.1 关于DRAM指针的全局变量 1.2 定义DRAM指针的函数 1.3 定义DRAM底层驱动 1.4 具体驱动实现 1.4.1 SHARED_DRAM_open...
基于zynq FPGA平台的目标检测网络实现项目汇报与交接
祥瑞的技术博客
01-17 4290
背景：着手深度学习的FPGA实现的项目半年以来，实现了大量工作，现在需要移交项目，所以总结项目所有的情况，以及移交。 目录 一、项目概览 二、python端 2.1 MTCNN与训练过程 2.2 mAP的测试 2.3 网络结构的更改 2.4 输出python训练的权重到c代码端 python之中的顺序 c代码之中的顺序 三、c代码端 3.1 文件描述 程序文件 权重文件 ...
基于xilinx zynq 计算软件运行时间
RyanLee90的博客
10-11 2130
/* Global Timer is always clocked at half of the CPU frequency */ #define COUNTS_PER_SECOND (XPAR_CPU_CORTEXA9_CORE_CLOCK_FREQ_HZ / 2) int main() { XTime tEnd, tCur; u32 tUsed; XTime_GetTime(&tCur); //获取开始时间 usleep(1345); //
zynqnet: an fpga-accelerated embedded convolutional neural network
09-15
ZynqNet是一个使用FPGA加速的嵌入式卷积神经网络（CNN）框架。 CNN是一种在计算机视觉和图像识别任务中非常有效的机器学习算法。它通过多层卷积、池化和全连接层来提取和分类图像特征。 传统的CNN实现通常运行在通用的中央处理器（CPU）上，但这种方式存在性能瓶颈。为了提高CNN的处理速度，研究人员开始将FPGA引入CNN加速领域。 而ZynqNet正是一种使用FPGA进行加速的嵌入式CNN网络。ZynqNet基于Zynq系列SoC（系统级芯片），这种芯片集成了ARM处理器和可编程逻辑门阵列（FPGA）。通过将CNN的计算任务通过软件和硬件的结合进行分配，ZynqNet能够以更快速度进行图像处理和识别。 使用FPGA加速可以显著提高CNN算法的执行速度。FPGA是一种可编程芯片，其硬件结构能够高度并行地执行计算任务。相比之下，CPU通常是顺序执行的，因此在处理大量数据时速度较慢。 通过将CNN的计算任务分配给FPGA进行加速，ZynqNet可以在成本效益和性能之间取得平衡。它结合了FPGA的并行计算能力和ARM处理器的通用性能，为嵌入式图像处理应用带来了很大的潜力。 总的来说，ZynqNet是一种利用FPGA加速的嵌入式CNN框架，它能够显著提高图像处理和识别任务的运行速度。它在嵌入式系统和机器学习领域有着广泛的应用前景。
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