社区数字IC后端终极课程即将上线

社区数字IC后端终极课程即将上线

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为了让大家能够更系统地学习实践数字 IC 后端领域的各种技能, 积累更多实战经验，小编今年花费了很大力气将咱们这个岗位的所有核心技能进行了一个盘点和细化，并据此开发了对应的课程或训练营。

说实话整套课程体系覆盖了数字 IC 后端工程师需要掌握的 96% 的核心技能 。

九大课程介绍

1）ARM Cortex-A7 数字后端实现

该课程为目前社区训练营项目，共有两个 PR flow，分别是 ICC2 和 Innovus。该项目从 Netlist 开始一直到 GDSII out（DRC&LVS Clean）。明年预计会把当前训练营换成 A55，工艺从 TSMC 28nm 切换到 TSMC 7nm。

2）低功耗四核 A7 TOP Hierarchical Flow 实现

为了引入低功耗设计，本设计的四核 A7 是独立的四个 Power Domain。四个 Cortexa7core 都需要加入 MTCMOS（Power Switch Cell），且它们的输出全部会加上 isolation cell。

3）复杂时钟结构设计的时钟树综合

这个设计包含了时钟无毛刺切换电路，可配置时钟分频器，OCC 测试电路等实际项目常见的时钟电路单元。本课程重点是手把手教会你分析超级复杂时钟结构设计的时钟结构，并编写对应的 cts constraint 来实现一个最完美的时钟树。

4）小规模 SOC TOP 数字后端实现

内容涉及 IO PAD Ring 设计，顶层和 IP 的 powerplan，时钟结构分析和时钟树综合策略，顶层 top 的数字后端实现，DRC 和 LVS。

5）物理验证 PV(DRC,ERC,LVS,PERC)

先从理论上介绍 PV，然后结合我们的 SOC top 项目来实操 full chip 的 DRC 和 LVS。

6）IR Drop

基于目前训练营项目的 IR Drop 课程。后续会不断更新升级。后续会有 hierarchical flow 和 full chip 的 ir drop 分析内容。

7）经典 STA 圣经读书营

根据经典 STA 圣经这本书和实际项目案例来详细展开解读本书经典内容。

8）逻辑综合（DC&Genus flow）

这部分内容作为目前 Cortexa7core 项目的延伸，从目前的 PR 往前 push 到逻辑综合阶段，从 RTL 阶段开始做逻辑综合。由于设计是高性能 CPU，所以综合会引入物理综合 DCT 和 Genus ispatial，实现最佳 PPA 的目的。

9）TCL 在数字后端实现中的实际应用

先介绍常用 TCL 语法和使用方法，然后重点结合实际项目中常用的脚本来进行深度解析练习。

以上就是整套课程体系中的 9 个专题系列课程。学完掌握这里 80% 的技能，就可以打遍天下无敌手。

为了更好地给大家提供服务，小编制作了一份课程需求相关投票 ，希望大家花个半分钟时间填写下。你的投票直接决定课程能否及时上线。再次感谢各位的积极参与。

课程形式

主要采用线上直播 + 录播 的形式展开，每周一次线上课程。整个学习周期持续 10 个月。期间可能会有 3 次左右的线下技术交流会。

另外，小编还会邀请行业顶级专家 作为社区特邀嘉宾，做部分技术专题分享。

课程价格

待定 （可能会开通分期付款通道）

社区整套数字 IC 后端课程体系介绍就到这里了。还有疑问的可以添加小编微信（ic-backend2018 ）, 进一步了解更多。

下面分享小编星球上的关于时钟树综合 CTS 的两个专题，希望对大家的学习工作有所帮助。

【问题 1】：请教一下，做 cts 的时候 stop pin，float pin，through pin 是怎么确定的？确定的依据是什么？

我们做时钟树综合时需要明确以下几个要素。

1.design 中有哪些时钟，时钟之间有何关联？比如有哪些是 create_clock，哪些是 create_generated_clock，set_clock_group 是如何设置的，哪些是需要做 clock inter-balance 的等等。这些都是从 SDC 可以看出。如果不是特别清楚，需要和前端多沟通，了解 design 的时钟结构以及时钟要求。

2. 知道了第一点后，画出时钟结构图。有了这个结构图之后，我们就清楚每个时钟的 root 是什么，每个时钟带了多少 sink。这里的 sink 点就可以理解为 stop pin。generated_clock 的点默认为 through pin（通常为时钟分频点）。

https://alidocs.dingtalk.com/i/team/QqWXw0n4YVY3gm31/docs/QqWXwVg3lPv25z31?corpId=dingcd9df953ab4a15574ac5d6980864d335# 「手把手教你 trace 时钟结构」

3. 如果时钟结构比较复杂，还需要用到分段长 tree 的思想。无非就是 create_clock，create_generated_clock。

分段长 tree 的典型案例如下图所示。

通俗点讲就是你要搞清楚时钟是什么，它从哪里来，它要去哪里。它要去地方即 终点，比如 stop pin。

而 float pin 则是我们在长 tree 阶段，为了将某段 tree 做长或者做短（引导工具来做）而引进的。

时钟树综合干货分享（社区招募讲师啦！）

所以，时钟树综合的核心是不是就是哲学所要解决的终极问题 。

套用到我们这里，就是时钟是哪个时钟，这个时钟从哪里来，它要去哪里？而 floating pin 和 stop pin 都是我们利用这种概念来告诉工具那些特殊的点是时钟的终点。

由于默认工具会把所有的寄存器时钟端当做终点，但很多时候我们希望它们不是终点，我们可以通过设置 through pin 的方式来告诉工具。

【问题 2】：ICC2 查看时钟树 clock tree 路径，这样的 path 合理吗？

显然不合理。这个问题还是老生常谈的问题。在做时钟树综合时要尽量将 clock tree 的 common clock path 做长以及 uncommon clock path 做短。

https://alidocs.dingtalk.com/i/team/QqWXw0n4YVY3gm31/docs/QqWXwVg3lPpQwz31?corpId=dingcd9df953ab4a15574ac5d6980864d335# 「手把手教你高亮 clock tree path」

解决方案：

1 调整 clock mux 位置

2 优化时钟结构

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在这里，目前已经规划并正着手做的事情：

• ICC/ICC2 lab 的编写
• 基于 ARM CPU 的后端实现流程
• 利用 ICC 中 CCD（Concurrent Clock Data）实现高性能模块的设计实现
• 基于 ARM 四核 CPU 数字后端 Hierarchical Flow 实现教程
• 时钟树结构分析
• 低功耗设计实现
  定期将项目中碰到的问题以案例的形式做技术分享
• 基于 90nm 项目案例实现教程（ICC 和 Innovus 配套教程）
• 数字 IC 行业百科全书

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