Verilog task input[]

于 2024-07-17 17:03:47 发布
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文章标签： fpga开发 芯片
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如题verilog task使用动态位宽
在使用verilog编写task来进行激励仿真时，
task的input端口的位宽如果想用动态的，那么可以这样定义
task id(
input a[],
input b[],
input check =0
);
statement 0;
statement 1;
endtask
上述代码中，a，b的位宽取决于调用task的传入变量的位宽；
另外，想在task中的input 端口赋初值，那么可以在声明阶段赋初值，但是必须使用（）括住；
如下赋初值和使用动态位宽是错误的：
task task_id；
input a[];
input b[];
input c=0;
statement 0;
statement 1;
endtask

落雨无风
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