Xilinx学习-AXI Timer v2.0

最新推荐文章于 2024-10-19 16:02:10 发布

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文章标签：学习

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文章目录

一、概述
二、框架
三、时钟
四、资源
五、信号
六、寄存器

一、概述

特点：
AXI4-Lite接口
两个计时器：可配置中断、事件生成、事件捕获，单个定时器最大位宽为32bit
可配置计数器位宽
PWM（Pulse Width Modulation）输出
定时器级联，扩展为64bit
软核调试期间，冻结停止计数器的输入（ Freeze input for halting counters during software debug）

二、框架

在这里插入图片描述

所有的计时器/计数器中断通过“或”产生一个单一的外部中断信号
定时器模式

Generate Mode：load register中的数值会加载到计数器中，决定计数器计数范围。计数器从load register中的数值开始递增或递减。如果递减，当计数器数值变为0时，将重新加载load register中的数值；如果递增，当计数器数值变为0xFFFFFFFF时，将重新加载load register中的数值。如果设置了auto reload，计数器数值变为0或者0xFFFFFFFF时将重新开始新一轮计数。
Capture Mode：外部信号被捕获时，将计数器中的值写入load register，可以标记外部事件的时间。Auto Reload/Hold (ARHT) bit决定：清除上一个中断之前，新的外部事件捕获时，是否覆盖之前的load register数值。计数器同样可以递增或递减。
Pulse Width Modulation Mode：两个定时器组合使用，输出一定频率和占空比的时序信号。Timer0配置周期(频率)，Timer1配置高电平时长(控制占空比)。
Cascade Mode：两个定时器级联，组成64bit计数器，Timer0 计数器为低32bit，Timer1计数器为高32bit。