![](https://img-blog.csdnimg.cn/20201014180756925.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
未解问题
向阳花木木
简介可真难想!啊!
展开
-
为什么在Modelsim SE仿真测试文件中always后面直接接一个赋值语句仿真会卡死?
问题出现如下:1、使用的verilog语言;2、modelsim仿真测试文件中(testbench),定义了一个变量(dout);3、使用always语句对其赋值后,编译没报错,仿真时会出现下面几种情况:第一种情况:`timescale 1ns/1psmodule always_tb ();reg clk;reg link;reg [7:0...原创 2019-04-03 15:55:42 · 1509 阅读 · 0 评论 -
ALTERA FPGA下载程序后会自动执行全局异步复位???
在verilog代码中有这样一段,rst_n 对 led 异步复位:always@(posedge clk or negedge rst_n) if(rst_n == 1'b0) led <= 4'b1111; else led <=led ;开发板LED是共阳极连接的,如下图:开发板按键是上拉到VCC连接的,如下图:将...原创 2019-05-13 16:16:14 · 563 阅读 · 0 评论