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modelsim仿真
向阳花木木
简介可真难想!啊!
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MODELSIM 仿真verilog代码时出现的一个小问题,提示:Error:'clk' already declared in this scope (test_tb).
错误陈述:在用modelsim做仿真时,遇见一个错误,提示的是Error: F:/study/test/test/test_tb.v(10): 'clk' already declared in this scope (test_tb).很简单的一个testbench源码如下:`timescale 1ns/1psmodule test_tb ();test test_init(.c...原创 2019-02-26 21:53:46 · 7538 阅读 · 1 评论 -
modelsim仿真altera IP(ROM),采用mif文件初始化的ROM,仿真无数据
在建立QUARTUS ROM IP时使用的mif文件对内存进行初始化后(如图1),使用MODELSIM仿真ALTERA IP ROM ,MODELSIM不能使用mif文件中的数据。图1 mif文件初始化ROM这个时候可以:1、用QUARTUS打开 ***.mif文件,将其另存为***.hex文件。2、新建MODELSIM工程,将要仿真的文件添加到工程中,包括在QUARTUS工程中...原创 2019-03-08 12:56:42 · 3793 阅读 · 4 评论 -
关于modelsim仿真时出现红线(不定态hx)或者蓝线(高阻态hz)的问题
在用modelsim进行时序仿真时,出现高阻态信号(蓝线)或者不定态信号(红线)的问题,如下图。出现这样的情况,有一种可能的原因就是没有对这些信号进行初始化,所以在modelsim中认为输入信号为高阻态(z),输出信号为不定态(x)。解决办法:对于输入信号在测试文件(tb)中一定要赋值;输出信号将其复位为一个确定的初始状态,比如采用异步复位的方式(如下图),此时的复位信号rst_n在测...原创 2019-03-17 16:03:19 · 37622 阅读 · 11 评论 -
Quartus和Modelsim中使用`include包含头文件的对比
在Quartus建立的工程中包含有头文件,而该工程在Modelsim仿真时有时会报错。Quartus版本是Quartus Prime 17.1 Lite Edition;Modelsim版本是Modelsim SE 10.2。1、Quartus工程中`include包含的是“***.vh”(或者“***.h”)文件,在Quartus中对工程编译时,“***.vh”文件一定要保存在Quart...原创 2019-03-31 19:52:32 · 3916 阅读 · 0 评论 -
ALTERA FIFO IP 的简单仿真分析
FIFO ( First Input First Output) 先入先出存储器,常用于数据缓存、数据匹配、多时钟域连接等地方。一、在 Quartus 中提供了 FIFO 的 IP ,可以直接调用,下面是设置 FIFO 的重要信息:1.同步、异步2. 读数据的模式二、下面是对normal模式和show-ahead模式的仿真对比,写入FIFO的第一个数据为100;1. ...原创 2019-04-08 09:31:37 · 594 阅读 · 0 评论 -
为什么Modelsim不能仿真Quartus中选择cyclone10器件后生成的PLL IP?
Quartus版本是Quartus Prime 17.1 Lite Edition,工程中选择的器件是Cyclone 10 LP系列器件;Modelsim版本是Modelsim SE 10.2,其中添加了altera 的仿真库,并编译了verilog版本的库文件。问题描述:以cyclone10 LP器件在Quartus中生成的PLL IP在Modelsim 中仿真无数据输出,呈现高阻...原创 2019-04-03 18:12:19 · 1500 阅读 · 1 评论