Vivado FPGA设计基础操作流程

原文链接：http://m.elecfans.com/article/835667.html

Vivado FPGA设计基础操作流程

当然在介绍的过程当中会给大家推荐一些对于工具深入使用的Xilinx官网资料。这里以流水灯的控制为例。

Vivado的基本使用

(一) 打开Vivado新建工程：

1. 安装好Vivado之后，在Windows系统 Start > All Programs > Xilinx Design Tools > Vivado> Vivado ，或者桌面上找到如下图标，点击打开Vivado。

2. 点击Create Project

3. 指定工程所放路径与工程名字

4. 选择RTL Project ，此时把Do not specify at this time勾上，表示在新建工程时不去指定源文件。

5. 选择器件或者板卡。Parts表示器件，当然如果是板卡就点击Boards。器件可以根据系列去选，也可以直接在Search栏搜索器件型号。器件的选择根据你的FPGA芯片来定，一般在你所用的开发板手册里面可以找到。选择完毕点击Next。

6. 确认整个工程信息后，点击Finish，完成工程创建。

（二）新建Verilog文件：

1. 在Flow Navigator界下点击 Add Sources.

2. 如下界面，第一个是添加或者新建XDC约束文件；第二个是添加或者新建设计文件；第三个是添加或者新建仿真文件。这里选择添加或者新建设计文件，再点击Next。

3. 这里点击Create File。Add Files表示添加已有的设计文件，Add Directories表示添加文件夹。

4. 指定文件名与路径（默认存放在工程默认路径），文件类型（File type）选择为Verilog，如果你用的是其它硬件描述语言，则选择你用的语言类型。

5. 在之后跳出的框依次点击OK，Finish，Yes。这就完成了一个设计文件的新建。

6. 在Source框双击刚刚新建的文件，完成你的Verilog代码设计，并保存。

重复上述操作完成对clk_gen.v（分频模块）和led_top.v(顶层模块)文件的设计与编码。

(三) 查看 Schematic:

1. 在Flow Navigator 下点击RTL ANALYSIS -> Open Elaborated Design -> Schematic

2. 一会儿就会弹出你所设计的Verilog的原理图。点击原理图里模块上的+号，可以将此模块的内部电路展开。

大家可以参考官网文档 "Vivado Design Suite User Guide: Using the Vivado IDE (UG893)"去进一步了解Schematic的使用。

（四）添加TB文件，做功能仿真：

在完成RTL设计之后，我们先需要对其做仿真来验证其功能的正确性。这里先需要添加testbench文件，来给设计输入测试激励。

1. 添加testbench文件。在Flow Navigator界面下点击 Add Sources -> Add or create simulation sources -> Create File，则会出现如下界面，选定文件名（File name）,文件类型（File type）。接下来依次点击OK，Finish, OK完成文件的创建。

2. 在Sources框找到刚新建的tb文件，双击进行编辑，完成编辑后保存。编辑完毕，则如下图所示。

3. 在Flow Navigator界面下点击 Run Simulation -> Run Behavioral Simultion。如果代码没有错误，则一会儿将会在右边出现如下图所示的波形窗口。

4.  在Scope框里，选择模块，其内部信号显示在其右边的Objects框里，可以右击选择Add to wave window,将其添加到波形显示窗口。界面最上方红框框出来的几个按钮从最左边到右边三个分别是 “从新开始运行仿真”, “一直运行仿真”，“运行设定时间长度的仿真（如图设定的时间为1us）”。每新添加信号后都需要从新运行仿真。

运行仿真是为了确认RTL设计的功能的正确性，对于仿真的深入了解可以参阅官网资料“Vivado Design Suite User Guide: Logic Simulation (UG900) ” 和 “Vivado Design Suite Tutorial: Logic Simulation (UG937)”。

(六)   添加管脚约束

添加管脚约束，添加管脚约束可以选用XDC文件的方式（参考官方文档 “Vivado Design Suite User Guide Using Constraints (UG903 )”），也可以采用界面化的方式。这里给大家介绍界面化的方式。

（五）Synthesis(综合)

直接在Flow Navigator界面下点击 Run Synthesis后点击OK即可。

Synthesis完毕后就会跳出如下信息框。选择Open Synthesized Design后点击OK。

对于Synthesis的其它一些设置选项等等，大家可以参考官网文档 “Vivado Design Suite User Guide:Synthesis (UG901)”。

(六)   添加管脚约束

添加管脚约束，添加管脚约束可以选用XDC文件的方式（参考官方文档 “Vivado Design Suite User Guide Using Constraints (UG903 )”），也可以采用界面化的方式。这里给大家介绍界面化的方式。管脚约束是为了将设计的输入输出引脚映射到FPGA芯片的引脚上。

1. Synthesis结束之后，并且Open Synthesized Design之后。在界面右上角选择I/O Planning

2. 之后在I/O Ports给I/O端口分配引脚。Package Pin就是对应的FPGA芯片的引脚。其中clk接外部晶振输入，rts_n接外部复位按钮，led_o接led灯。

（七）Implementation(实现)

引脚分配完毕之后,在Flow Navigator界面下点击Run Implementation

Implementation完毕之后会出现如下弹框。点击OK则会打开Implementation之后的设计。

对于Implementation的其它一些设置选项等等，大家可以参考官网文档 "Vivado Design Suite User Guide: Implementation (UG904)"。

(八) 生成编程文件，上板测试

Implementation之后在Flow Navigator界面下点击Generate Bitstream

默认生成的为.bit文件。对于这一块的其他一些设置大家可以参考官网资料 “Vivado Design Suite User Guide: Programming and Debugging (UG908)”。

Bitstream文件生成完毕之后，出现如下弹框。接下来选择Open Hardware Manager,点击OK。准备上班测试。

有些开发板支持SD配置，则直接将生成的.bit文件拷到对应的SD卡里面即可。

如果有Xilinx下载器，将Xilinx下载器，开发板子，电脑连接好，并上电。

如下所示，点击Open Target -> Auto Connect

工具自动搜索已连接的器件。一般第一次会连接失败，出现如下图所示情况。右击红色箭头所指，再点击Close Server。

之后再重复Open Target -> Auto Connect操作，如果连接成功，视图如下。右击红色箭头所指的器件名，选择Program Device

然后弹出如下所示框，其自动为我们选择了刚刚生成的bit文件,点击Program，工具就会将我们的bit文件配置到FPGA里面去。配置完成板子上就会出现相应的效果。

总结

上述就是一个基本的Vivado使用过程，在这个过程中的每一步，都有相应的官网资料推荐，如果大家想要深入了解Vivado具有的强大功能，最好需要去看看这些文档。