基于Quartus13.1新建一个Verilog DHL工程

最新推荐文章于 2023-10-12 22:07:29 发布
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分类专栏： FPGA 文章标签： fpga verilog
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1、新建文件夹，命名为encoder（此处意为编码器）（根据自己的项目来命名，要尽量简明易懂），然后在encoder文件夹中新建四个子文件夹：doc、par、rtl、sim，分别存放使用说明文档，工程主体文件，工程主体程序，工程手动仿真文件。

2、打开Quartus软件，点击File→New Project Wizard，点击next

3、定位到建好的par文件夹并给工程命名

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峰回路转99A
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