FPGA_EP4CE6——quartus新建工程及Verilog编译且下载程序运行

1、建立工程

 

打开quartus软件，file->new project wizard，主要的设置如下

 

 

2、编写程序

 

file->new，新建一个Verilog文件

编写程序，程序如下，注意：module 后面的led，必须和工程名字一样

module led(
    led,
    clk 
    );

input clk;
output led;//输出端口定义

reg [23:0] cnt;

always @ (posedge clk)
    if(cnt<=24'd6_000_000)
        cnt<=cnt+1'd1;
    else
        cnt<=0;
        
assign led=(cnt<=24'd3_000_000) ? 1'b1:1'b0;
 
endmodule

 

3、管理引脚

 

按照原理图找脚，如下所示设置对应引脚，location一列，选择clk、led各自对应的引脚

 

4、编译通过

 

引脚配置好，start compilation全编译一次

 

5、下载sof文件

 

如下图设置好后，点击start开始下载。如果再次断点，现在烧写在SRAM的程序将消失，所以若想保留则需要固化。

 

6、固化程序

 

file->convert programming file

如下设置好后，点击generate，会产生jic文件

打开下载程序页面，和上面一样

只要add file找到刚刚生成的jic文件，然后点击start就成，等待百分之百

最后断电重启