FPGA——Verilog仿真——modulsim 工程的建立

参考文章：https://blog.csdn.net/weixin_37182342/article/details/86538486

参考文章：https://www.cnblogs.com/ninghechuan/p/6822261.html

仿真环境 ：modulsim 10.1a

1、双击打开modelsim se-64 10.1a、File->New->Project,建立工程保存新建的工程

 

 

 

 

2、保存新建的工程 

3、 添加项目到建立的工程之中。（注意：新建文件的时候别忘记勾选Verilog,否则报错不执行）

 4、选择编译好的文件，一次可以加载多个文件的

 5、在“Project”选项卡中显示刚才加载的文件，此时Status状态栏显示“?”，因为我们现在还没有对其进行编译呢

  6、选择菜单栏Complie进行全编译

 

 7、打开Library选项卡中的work库，找到我们加载的两个文件（.v .vt）。

      注意：如果找不到可能是work加载的工程文件错了，需要重新定位的我们使用的工程文件中

8、选中testbench文件，并右击鼠标，准备simulate 

9、右击我们的testbench文件，选中Add->To Wave-> All items in region 

 10、输入仿真指令，restart、run ,得到仿真结果