数字时钟设计verilog_【硬见小百科】数字电子时钟电路图设计原理

石英晶体振荡器和六级十分频器组成标准秒发生电路。其中“非”门用作整形以进一步改善输出波形。利用二-十计数器的第四级触发器Q3端输出脉冲频率 是计数脉冲的1/10，构造一级十分频器。如果石英晶体振荡器的震荡频率为1MHz，则经六级十分频后，输出脉冲的频率为1Hz，即周期为1s，即标准秒脉冲。

       标准秒脉冲进入秒计数器进行六十分频后，得出分脉冲;分脉冲进入分计数器再经六十分频后得出时脉冲;时脉冲进入时计数器。时、分、秒各计数器经译码显 示出来。最大显示值为23小时59分59秒，再输入一个脉冲后，显示复位成零。比如，计数器可选74LS161芯片、译码器可选74LS248、显示器可选LC5011-11。

　  校“时”和校“分”的校准电路是相同的，今以校“分”为例。“与非”门G1、G2、G3构成一个二选一电路。正常计时时，通过基本RS触发器打开“与 非”门G1而封闭G2门，这样秒计数器输出的脉冲可经G1、G3进入分计数器，而此时G2由于一个输入端为0，校准用的秒脉冲进不去。在校准“分”时，按 下开关S1，情况正好适反：G1被封门而G2打开，标准秒脉冲直接进入分计数器进行快速校“分”。

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