FPGA
guoyang0709
这个作者很懒,什么都没留下…
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串口控制PWM(频率、占空比可调)
top模块`timescale 1ns / 1psmodule top( input sys_clk, input rst_n, input rx, output tx, output reg led, output pwm ); wire BaundClk_x16; wire [7:0] DataCon; wire TxFlag; wire [15:0] period_data; wire [15:0] h_time_data; wire pwm_en;原创 2020-08-07 17:30:21 · 4839 阅读 · 1 评论 -
UART
串口实验注意:为确保连续发送的准确率,可将系统时钟倍频到50Hz1)顶层实验模块module uart_top( input sys_clk, //外部50M时钟 input sys_rst_n, //外部复位信号,低有效 //uart接口 input uart_rxd...原创 2020-02-10 11:47:47 · 296 阅读 · 0 评论 -
Verilog基础
1)逻辑值逻辑0:gnd逻辑1:VCC逻辑X:1/0逻辑Z:高阻态2)数据表示二进制:4’b0101(四位二进制数5 ,二进制表示0101,《8421》)十进制:4’d9 (四位十进制数9 ,二进制表示1001,《8421》)十六进制:4’hf (四位十六进制数15 ,二进制表示1111,《8421》)Quartus无位数及格式时,默认为32位十进制例如:16’b1001_10...原创 2019-11-23 11:50:47 · 1045 阅读 · 0 评论 -
Quartus II创建一个altera工程
开发流程1、打开软件2、新建工程:选择芯片型号、选择存储路径3、设计输入:verilog4、配置工程 5、分析与综合:检查verilog语法错误6、分配引脚7、编译工程:生成一个sof文件,掉电消失8、下载程序...原创 2019-08-29 22:19:31 · 542 阅读 · 0 评论 -
ISE Design Suite 14.7创建一个Xilinx工程
File \ New Project,弹出如下界面按下图介绍更改后点击“next” => “finish”原创 2019-11-23 20:56:38 · 1506 阅读 · 0 评论 -
flow_led
module flow_led( input sys_clk, input sys_rst_n, output reg[3:0] led ); reg[25:0] counter;always @(posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) counter <= 26'...原创 2019-08-17 09:39:17 · 307 阅读 · 0 评论 -
拨码开关控制LED
程序代码module top( input clk, //20Mhz时钟 input rst_n, input [3:0] key, output reg [4:0] led );//reg definereg [ 3:0] led_ctrl;reg [23:0] cnt;//parameter defineparamete...原创 2019-09-14 14:49:50 · 779 阅读 · 0 评论 -
按键消抖
顶层模块module top( input clk, input rst_n, input key, output beep );wire key_vlaue;wire key_flag;parameter Delay_time=20'd400_000;//20Mhz晶振,一个时钟周期50nm,延时20ms需要400_000个...原创 2019-09-20 16:43:43 · 188 阅读 · 0 评论 -
按键边缘检测,控制LED亮灭
模块代码`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 13:40:18 09/25/2019 // Design Name: // ...原创 2019-09-29 14:49:59 · 235 阅读 · 0 评论 -
数码管静态显示
顶层模块代码`timescale 1ns / 1psmodule segdisplay_top( input sys_clk, input sys_rst_n, output [5:0] sel, output [7:0] seg_led);parameter TIME_SHOW = 25'd2500_0000;wire add_flag; time_c...原创 2019-09-30 16:35:55 · 288 阅读 · 0 评论 -
数码管动态显示从0显示到999999,每隔0.1s增加1个数
顶层模块代码module top_seg_led( input sys_clk , input sys_rst_n, output [5:0] seg_sel , output [7:0] seg_led ); wire [19:0] data; //数码管显示的数值 wire [ 5:0] point; //数码管小数点的位置 wire en; ...原创 2019-10-06 15:27:47 · 4019 阅读 · 0 评论