数据传输完整性_基于IBIS模型的FPGA信号完整性仿真验证方法

人工智能与深度学习等领域的快速发展，使得FPGA等器件应用范围愈加广泛，同时也要求器件的开关速率加快、引脚数量增多。但陡峭的时钟边沿和增加的引脚数使得杂散、耦合、寄生电容电感会对器件产生诸多信号完整性(Signal Integrity，SI)问题。这不仅会降低器件的应用可靠性，对通信网络引入噪声，严重时会致使系统功能失效^[1]。

一个高速数字系统的信号完整性与以下三种设计层次上的因素有关：(1)芯片级：I/O buffer和信号回流的路径设计不当等^[2]；(2)封装级：封装的高电感系数，阻抗不匹配^[3]，布线不当和信号回流路径布局不合理等；(3)PCB板级：链路串扰，端口反射，信号衰减，电磁兼容问题等^[4]。

目前，对于包括FPGA在内的高速数字器件的信号完整性研究较多，但是均局限于在设计过程中如何改善器件信号完整性。如顾炯炯等人分析了高速集成电路的封装对信号完整性的影响^[5]；尚玉玲等人通过建立TSV三维物理模型来分析信号完整性影响因素^[6]；YE Y等人使用模块化建模获得等效电流从而进行信号完整性分析^[7]。可以看出，这些工作缺少针对设计师选用器件的角度的考虑，而器件自身引入的信号完整性关系到设计系统的鲁棒性，因而，开展器件信号完整性的验证是很有意义的。

本文首先通过对信号完整性问题产生机理的分析，提出了器件本身信号完整性仿真验证方法，然后使用HyperLynx软件针对SRAM型FPGA器件进行了基于IBIS模型的器件级的信号完整性仿真，再通过对类似的FPGA器件的仿真结果进行对比分析，给出了模型参数的差异对器件信号完整性的影响。

1 仿真原理

1.1 仿真模型

信号完整性仿真工作是基于模型的计算来预测实际信号的传输情况。在四种常用的模型中的行为模型里^[8]，元器件可以被看成黑盒子，使用中只测量或者模拟其端口的电气特性，而不涉及器件的详细描述，另外它与电路模型相比，在保持了精确性的同时，仿真时间大大缩减。

目前行为模型中有一种IBIS(Input/Output Buffer Information Specification)模型，它通过输入和输出引脚的电压电流关系和电压时间关系来描述器件的行为^[9]，源文件可以进行修改且易于获取。基于这些原因，本文将选用这种行为模型。

1.2 仿真工具

EDA厂商提供了多种多样的信号完整性仿真工具，其中，HyperLynx软件与IBIS模型的接口较好^[10]，不需要格式转换即可直接使用^[11]，并且集成有IBIS模型编辑工具IBIS Editor 3.2。仿真结果的分析可通过测试工具直接测出信号的峰峰值、过冲/下冲的最大幅值以及信号的上升/下降时间等参数，也可实现标准模式下的仿真，或信号眼图的仿真^[12]等，因此本文将选用这种软件。

2 仿真实例

2.1 仿真对象

当FPGA的传输速率达到Gb/s时，其数字信号的有效频谱已经扩展至毫米波频段，会在通信