cpld xilinx 定义全局时钟_FPGA/CPLD设计工具：Xilinx ISE使用详解

第1章  ISE系统简介  1

1.1  FPGA/CPLD简介  1

1.1.1  FPGA/CPLD的基本原理  2

1.1.2  FPGA和CPLD的特点  7

1.2  FPGA/CPLD的设计流程  9

1.3  ISE系列产品的特点  11

1.3.1  特点综述  11

1.3.2  ISE的新增特性  12

1.4  ISE 6.x支持的器件  14

1.5  ISE的4个软件系列  14

1.6  ISE的系统配置与安装  18

1.6.1  推荐的系统配置  18

1.6.2  ISE 的安装  19

1.7  ISE中集成工具及其基本功能  21

1.8  常用专有名词解释  27

1.9  小结  29

1.10  问题与思考  29

第2章  工程管理器与设计输入工具  31

2.1  ISE工程管理器──Project Navigator  31

2.1.1  Project Navigator综述  31

2.1.2  Project Navigator的用户界面  32

2.1.3  使用Project Navigator创建并管理工程  38

2.2  HDL语言的输入工具──HDL Editor  43

2.2.1  HDL Editor综述  43

2.2.2  源代码输入的好助手──Language Templates  44

2.3  状态机输入工具──StateCAD  45

2.3.1  StateCAD综述  46

2.3.2  StateCAD的用户界面  46

2.3.3  使用StateCAD设计状态机  51

2.4  原理图输入工具──ECS  62

2.4.1  ECS综述  63

2.4.2  ECS的用户界面  63

2.4.3  使用ECS完成原理图输入设计  66

2.4.4  使用ECS进行混合设计的方法  73

2.5  IP核生成工具──CORE Generator  74

2.5.1  CORE Generator综述  74

2.5.2  CORE Generator的用户界面  75

2.5.3  使用CORE Generator生成IP核的方法与技巧  78

2.6  测试激励生成器──HDL Bencher  83

2.6.1  HDL Bencher综述  83

2.6.2  使用HDL Bencher生成测试激励  85

2.7  设计结构向导──Architecture Wizard  91

2.7.1  Arc