axi总线(草稿）

需要确认下axi的数据总线一直buffered原因？
确认下interconnect的原理.
axi总线中由于每个channel之间没有固定的关系，这样就方便在channel中插入寄存器，代价就是增加了延时.但是，这样也可以通过增加延时，提升工作频率.
查找下bufferable、catchable、write-through、write-back的含义.
awid、wid、bid关系
所有5个通道都是通过valid、ready握手实现信息的传递，这样使得通信的双方都可以控制传递的速率.master和slave的输入输出信号都不能有组合逻辑输出.
axi操作需要注意不能跨越4Kbyte边界.
对于wrapping burst，arlen/awlen的取值必须是2,4,8或者16.
任何一个组件来说，都不能提前终止操作以减少传输的transfer个数.在写burst期间，master可以通过将strobe信号置为0来使得后边传输数据无效，但是必须完成剩余transfer的传输.在读操作期间，master可以将读取的数据丢弃，但是仍然需要完成剩余的transfer.
在burst address章节：if address_N = wrap_boundary + (Number x burst_length)，use this equation：
address_N = wrap_boundary.这个用来处理边界翻转的问题.
在处理wrap场景时，需要计算bouudary信息，计算时用transfer_size即每笔的最大位宽*burst_len来实现，而不是用bus_bytes来计算，因为会出现总线的位宽大于transfer_size的情况.
Use these equ