vscode怎么运行verilog语言_Vscode自动生成verilog例化

#! /usr/bin/env python

'''

vTbgenerator.py -- generate verilog module Testbench

generated bench file like this:

fifo_sc #(

.DATA_WIDTH ( 8 ),

.ADDR_WIDTH ( 8 )

)

u_fifo_sc (

.CLK   ( CLK                     ),

.RST_N ( RST_N                   ),

.RD_EN ( RD_EN                   ),

.WR_EN ( WR_EN                   ),

.DIN   ( DIN   [DATA_WIDTH-1 :0] ),

.DOUT  ( DOUT  [DATA_WIDTH-1 :0] ),

.EMPTY ( EMPTY                   ),

.FULL  ( FULL                    )

);

Usage:

python vTbgenerator.py ModuleFileName.v

'''

import random

import re

import sys

from queue import Queue

import chardet

def delComment(Text):

""" removed comment """

single_line_comment = re.compile(r"//(.*)$", re.MULTILINE)

multi_line_comment = re.compile(r"/\*(.*?)\*/", re.DOTALL)

Text = multi_line_comment.sub('\n', Text)

Text = single_line_comment.sub('\n', Text)

return Text

def delBlock(Text):

""" removed task and function block """

Text = re.sub(r'\Wtask\W[\W\w]*?\Wendtask\W', '\n', Text)

Text = re.sub(r'\Wfunction\W[\W\w]*?\Wendfunction\W', '\n', Text)

return Text

def findName(inText):

""" find module name and port list"""

p = re.search(r'([a-zA-Z_][a-zA-Z_0-9]*)\s*', inText)

mo_Name = p.group(0).strip()

return mo_Name

def paraDeclar