中断处理过程示意图_PCIe中断方法和系统与流程

本发明实施例涉及通信技术领域，尤其涉及一种PCIe中断方法和系统。

背景技术：

PCIe(Peripheral Component Interconnect Express，高速外围组件互联)是最新的总线和接口标准，这个新标准将全面取代现行的PCI和AGP，最终实现总线标准的统一。

基于引脚的PCI中断也就是INTx中断，经常在几个设备间共享，内核必须调用与该中断相关的每一个中断处理函数，效率比较低。当设备向内存写入数据，然后发起引脚中断时，有可能在CPU接收到中断时，数据还未到达内存(在PCI-PCI桥后的设备更有可能如此)。为了保证数据已达到内存，中断处理程序必须轮询产生该中断的设备的一个寄存器，PCI事务保序规则会确保所有数据达到内存后，寄存器才会返回值。

PCI的每个功能设备只支持一个基于引脚的中断，驱动常常需要查询设备来确定发生的事件，降低了中断处理的效率，因此在PCIe系统中采用了MSI中断。MSI中断不是共享的，因此不存在INTx中断中共享的问题，使用MSI时，产生中断的写操作不能超过数据写操作，因而当中断产生时，驱动可以确信所有数据已经到达内存。MSI中断是采用向特定地址写入特定数值的方式实现，而且可以支持最多32个中断向量，但MSI中断又存在中断向量号必须连续的约束。为了解决此问题，MSI-X也被提出，与MSI Capability寄存器相比，MSI-X Capability寄存器使用一个数组存放Message Address字段和Message Data字段，而不是将这两个字段放入Capability寄存器中。从而当PCIE设备使用MSI-X机制时，每一个中断请求可以使用独立的Message Address字段和Message Data字段。MSI-X不需要中断向量号连续，而且可支持最多2048个中断向量。不同的处理器对PCIE设备发出的MSI报文的解释并不相同。但是PCIe设备在提交MSI中断请求时，都是向MSI/MSI-X Capability结构中的Message Address的地址写Message Data数据，从而组成一个存储器写TLP，向处理器提交中断请求。

在实际设计中，驱动所支持的中断类型可能是传统INTx中断、MSI中断或者是MSI-X中断中的一种或多种。基于开发简便的原因，可能硬件逻辑只完成和其匹配的某种中断，而放弃其余2种中断方式。这样就会造成在后续的驱动平台升级过程中可能支持的中断类型发生变化，从而导致底层FPGA开发人员要做相应功能适配来配合软件的升级，从而增加了项目周期和可维护性，也不利于项目的平台化实现。

技术实现要素：

本发明实施例提供一种PCIe中断方法和系统，以扩展FPGA对处理器中断的兼容性。

第一方面，本发明实施例提供了一种PCIe中断方法，FPGA与处理器之间通过PCIe接口实现数据通信，该方法包括：

接收中断请求；

获取所述FPGA中已配置的中断类型，其中，所述中断类型包括INTx中断类型、MSI中断类型和MSI-X中断类型中的至少一种；

根据所述中断类型生成PCIe中断数据，并根据所述中断类型确定所述PCIe接口上所述PCIe中断数据对应的传输接口；

通过所述传输接口发送所述PCIe中断数据。

进一步的，在所述接收中断请求的步骤之前，还包括：

配置所述FPGA的中断类型，并配置所述PCIe接口为全类型模式，其中，所述全类型模式支持所有所述中断类型。

进一步的，所述根据所述中断类型确定所述PCIe中断数据对应的传输接口的步骤包括：

若中断类型为MSI-X中断，则确定传输接口为AXI4-S接口；

若中断类型为MSI中断，则确定传输接口为CFG_INT接口；

若中断类型为INTx中断，则确定传输接口为CFG_INT接口。

进一步的，当传输接口为CFG_INT接口时，通过所述传输接口发送所述PCIe中断数据的处理时序包括：INTx中断执行流程和MSI中断执行流程；

所述INTx中断执行流程包括：

将CFG_INT接口的cfg_interrupt_assert信号和cfg_interrupt信号置为高电平；

当监测到CFG_INT接口的cfg_interrupt_rdy信号被CPU置为高电平时，将所述cfg_interrupt信号置为高电平，且将所述cfg_interrupt_assert信号置为低电平；

当所述cfg_interrupt_rdy信号被CPU置为高电平时，确定所述CPU响应所述中断；

所述MSI中断执行流程包括：

将所述CFG_INT接口的cfg_interrupt信号和cfg_interrupt_di信号置为第一标志位；

在监测到CFG_INT接口的cfg_interrupt_rdy信号被CPU置为高电平时，将所述cfg_interrupt信号和cfg_interrupt_di信号置为第二标志位，作为所述中断请求；

在所述cfg_interrupt_rdy信号被CPU置为高电平时，确定所述CPU响应所述中断请求。

进一步的，当传输接口为AXI4-S接口时，通过所述传输接口发送所述PCIe中断数据的处理时序包括：

将AXI4-S接口的s_axis_tx_tvalid信号置为高电平，s_axis_tx_tdata、s_axis_tx_tkeep、s_axis_tx_tlast信号填充适当数据；

当监测到AXI4-S接口的s_ais_tx_tready信号被CPU置为高电平时，表明当前传输的数据被接收，当s_axis_tx_tlast置为高电平时，表明是最后一笔中断数据传输；

当监测到AXI4-S接口的s_ais_tx_tready信号被CPU置为高电平时，表明整个中断数据传输完成，则将s_axis_tx_tvalid、s_axis_tx_tlast、s_axis_tx_tdata、s_axis_tx_t