摸鱼的杰德-CSDN博客

原创自动化将IC代码转化成edf文件并实现Vivado Link design

摘要:本文章主要描述如何自动化将IC code通过synplify生成edf文件后，转入Vivado进行Link design，然后生成dcp文件。本文章仅仅是记录本人的整体实现思想。

2024-11-14 14:48:12 498

原创如何判断FPGA能够接入几个Camera

摘要：仅记录判断FPGA能够接入几个Camera的思路

2024-11-14 11:16:16 1076

原创 Cache理解（一）

从Cache这道题目里面，我终于能够体会到在数学里面指数的运算是非常方便简洁的；

2024-06-25 11:03:53 685

原创 LVDS与IDELAY

摘要：LVDS（Low-Voltage Differential Signaling）低电压差分信号，是一种低功耗、低误码率、低串扰和低辐射的差分信号技术；LVDS会被经常使用到，使用的过程中难免会碰到时序问题，需要借助IDELAY进行简单的时序调整；我在使用4*4lane LVDS传输数据时碰到了很多问题，本篇文章作为记录；

2024-05-23 16:00:12 1806 4

原创 VCS+Verdi仿真Vivado IP 思路

并未亲自完整尝试过这套流程，只是记录别人的方案。

2024-04-30 12:03:19 552

摘要：之前写过两篇文章，关于aurora和chip2chip的；这边文章算是加深理解，以前一直没有搞懂内回环应该如何测试，本篇主要对内回环和外回环总结；这个思路应该也适用于Ethernet调试；有些概念需要知道：chip2chip+aurora的使用方法如下：aurora里面包含了transceiver，所以有寄存器可以调loopback：如果需要用到share logic功能，提供连接思路需要理解xilinx chip2chip+aurora example design，如何判断ip成功正常工作：Mas

2024-04-29 09:36:16 1352

原创 S2C平台使用总结（一）

摘要：记录思尔芯平台一些简单的操作和注意事项，本篇包含软件设置和时钟选择。选gt transceivers ip，即可查看quad对应的bank。gt_quad 代表哪个Bank。

2024-04-28 17:48:04 379

原创 GEM TSU Interface Details and IEEE 1588 Support

Xilinx ZNYQ ULTRASCALE+ MPSOC的GEM和1588的使用对于FPGA来说，只需要勾选一些znyq的配置就行了，其余的都是软件的工作；所有配置都勾选之后，最终会露出来的接口如下：GEM需要勾选的配置如下：如果External TSU CLOCK选择的是EMIO，那么znyq会多出一个input——emio_enet_tsu_clk，这个时钟要接FPGA逻辑侧的250Mhz：

2024-04-23 15:21:15 701

原创 git上传到本地仓库

摘要：本地初始化init仓库，进行pull和push；好处是便于利用存储设备进行git备份。如果在ubantu上面没有上传成功，原因可能是目录权限不够，需要sudo。随便到一个空的目录下git clone。

2024-04-03 10:25:17 431

原创 vitis 导出psddr数据

XX代表下图中的10。

2024-04-03 08:56:33 365

原创 Zynq ultrascale+ 中断方式整理（一）

目前一共整理三种中断，主要整理三种中断（AXI_GPIO、EMIO、PL-PS_irq）在PL和PS侧的使用。

2024-03-19 15:27:34 760

原创 Vivado2021及以下版本 HLS生成IP核报错的解决方案

生成 HLS ip的时候会报错，无法生成；原因是2021及以下的版本都会有时间错误的问题，所以要用官方的补丁包，但是打了补丁包有时候也会没用。

2024-03-13 10:09:11 1455

原创 win pip换源

解决pip速度慢的问题 - 知乎

2024-01-16 10:15:41 585

原创 vivado license申请

AMD: Product Licensing

2024-01-05 11:20:01 1261

原创 python简单识别图片中的文字

只能做简单的识别，带了符号的话，就识别不出来了，只是做简单的python学习与尝试可以用Python现成的库来解决，需要python3和pip：①安装PIL：pip install Pillow②安装pytesser3：pip install pytesser3③安装pytesseract：pip install pytesseract④安装autopy3：俩个步骤，如下先安装wheel：pip install wheel。

2024-01-05 09:14:28 486

原创 Vivado link synplify edf 和 xilinx ip或者原语

摘要：Vivado link synplify edf 和 xilinx ip或者原语。-cell 指的是top下例化instance的绝对路径。先在原语上包一层wrapper，生成dcp。read_edif需要指定edf的路径。-top指的是顶层的名字，乱填会报错。read_edif导入顶层edf。-part指的是FPGA 器件。

2024-01-03 13:17:56 1144

原创 Synplify定义全局变量

那在Compiler Directives处填写 FPGA=1即可。如果代码里面定义了`ifdef FPGA。

2024-01-02 17:50:04 651

原创防止synplify优化ILA模块或信号

学无止境。

2023-12-25 17:29:46 440

原创 Xilinx MIPI4.3——bg＜x＞_pin＜y＞_nc

摘要：由于使用的需要，我要在一个bank上面使用4个MIPI D-PHY；如果pin的指定，跨了bytegroup就会出现bg_pin_nc信号，而且如果一个bit slice control被多个byte group 使用会发生报错；所以我的结论：如果一个bytegroup被其他的IP占用了，那么另一个IP就用不了这个bytegroup；解决办法就是尽量保证一个MIPI就用一个bytegroup上面的pin，并且尽量保持连续，会对PCB的布线会好一些；

2023-11-13 10:24:57 396 1

原创 Git常用指令以及常见问题解决

摘要：记录本人Git常用指令以及常见问题解决

2023-11-13 10:02:54 412

原创 IBERT（二）

摘要： pg173-ibert及ibert测试IBERT（一）介绍了IP的一些配置以及使用，这篇介绍一下实际测试。

2023-03-14 22:04:41 1104

原创 SystemVerilog——Axi4Lite_To_Localbus

摘要：用SystemVerilog对Axi4转localbus进行编写与仿真

2023-02-16 19:55:17 1816

原创 Vivado XDC约束与时序优化（一）

摘要：有关时序优化的文章很多，并不重头开始介绍，仅仅记录一下在实际工程中遇到的情况。时序不好是非常正常的现象，此时需要进行大量的约束。我认为时序约束的难点其实更多的是在，有时候约束一条路径之后导致了功能出现异常。此时不得不采取其它的方式，这就需要更多约束手段去完成这些事情，但是这并不意味这些手段都能保证工程功能是正常的。

2023-02-09 20:29:21 5323