Jade-YYS-CSDN博客

原创 GEM TSU Interface Details and IEEE 1588 Support

Xilinx ZNYQ ULTRASCALE+ MPSOC的GEM和1588的使用对于FPGA来说，只需要勾选一些znyq的配置就行了，其余的都是软件的工作；所有配置都勾选之后，最终会露出来的接口如下：GEM需要勾选的配置如下：如果External TSU CLOCK选择的是EMIO，那么znyq会多出一个input——emio_enet_tsu_clk，这个时钟要接FPGA逻辑侧的250Mhz：

2024-04-23 15:21:15 335

原创 git上传到本地仓库

摘要：本地初始化init仓库，进行pull和push；好处是便于利用存储设备进行git备份。如果在ubantu上面没有上传成功，原因可能是目录权限不够，需要sudo。随便到一个空的目录下git clone。

2024-04-03 10:25:17 345

原创 vitis 导出psddr数据

XX代表下图中的10。

2024-04-03 08:56:33 183

原创 Zynq ultrascale+ 中断方式整理

目前一共整理三种中断，主要整理三种中断（AXI_GPIO、EMIO、PL-PS_irq）在PL和PS侧的使用。

2024-03-19 15:27:34 262

原创 Vivado2021及以下版本 HLS生成IP核报错的解决方案

生成 HLS ip的时候会报错，无法生成；原因是2021及以下的版本都会有时间错误的问题，所以要用官方的补丁包，但是打了补丁包有时候也会没用。

2024-03-13 10:09:11 521

原创 win pip换源

解决pip速度慢的问题 - 知乎

2024-01-16 10:15:41 401

原创 vivado license申请

AMD: Product Licensing

2024-01-05 11:20:01 618

原创 python简单识别图片中的文字

只能做简单的识别，带了符号的话，就识别不出来了，只是做简单的python学习与尝试可以用Python现成的库来解决，需要python3和pip：①安装PIL：pip install Pillow②安装pytesser3：pip install pytesser3③安装pytesseract：pip install pytesseract④安装autopy3：俩个步骤，如下先安装wheel：pip install wheel。

2024-01-05 09:14:28 399

原创 Vivado link synplify edf 和 xilinx ip或者原语

摘要：Vivado link synplify edf 和 xilinx ip或者原语。-cell 指的是top下例化instance的绝对路径。先在原语上包一层wrapper，生成dcp。read_edif需要指定edf的路径。-top指的是顶层的名字，乱填会报错。read_edif导入顶层edf。-part指的是FPGA 器件。

2024-01-03 13:17:56 586

原创 Synplify定义全局变量

那在Compiler Directives处填写 FPGA=1即可。如果代码里面定义了`ifdef FPGA。

2024-01-02 17:50:04 386

原创 Xilinx MIPI4.3——bg＜x＞_pin＜y＞_nc

摘要：由于使用的需要，我要在一个bank上面使用4个MIPI D-PHY；如果pin的指定，跨了bytegroup就会出现bg_pin_nc信号，而且如果一个bit slice control被多个byte group 使用会发生报错；所以我的结论：如果一个bytegroup被其他的IP占用了，那么另一个IP就用不了这个bytegroup；解决办法就是尽量保证一个MIPI就用一个bytegroup上面的pin，并且尽量保持连续，会对PCB的布线会好一些；

2023-11-13 10:24:57 171

原创 Git常用指令以及常见问题解决

摘要：记录本人Git常用指令以及常见问题解决

2023-11-13 10:02:54 351

原创 IBERT（二）

摘要： pg173-ibert及ibert测试IBERT（一）介绍了IP的一些配置以及使用，这篇介绍一下实际测试。

2023-03-14 22:04:41 711 1

原创 SystemVerilog——Axi4Lite_To_Localbus

摘要：用SystemVerilog对Axi4转localbus进行编写与仿真

2023-02-16 19:55:17 1205

原创 Vivado XDC约束与时序优化（一）

摘要：有关时序优化的文章很多，并不重头开始介绍，仅仅记录一下在实际工程中遇到的情况。时序不好是非常正常的现象，此时需要进行大量的约束。我认为时序约束的难点其实更多的是在，有时候约束一条路径之后导致了功能出现异常。此时不得不采取其它的方式，这就需要更多约束手段去完成这些事情，但是这并不意味这些手段都能保证工程功能是正常的。

2023-02-09 20:29:21 3556

原创 EMIO与pin连接；GPIO通过EMIO映射到sysfs；FPGA配置方式

摘要：EMIO与pin连接；GPIO通过EMIO映射到sysfs；FPGA配置方式，通过zu67向ku3p下载bit文件

2023-02-06 10:17:06 880

原创 Aurora、Chip2chip、Ethernet（二）

摘要：Aurora、Chip2chip、Ethernet共用一个gt时钟的正确的解决方案以及在实际实现以及在实现过程中遇到的其它的问题。

2023-01-28 16:00:54 1138

原创 Aurora、Chip2chip、Ethernet（一）

摘要：之前的文章对aurora、chip2chip以及Ethernet这三个IP都进行介绍、仿真和使用说明。但是在实际使用中一定没有那么简单，在复杂联合使用的情况下，肯定会碰到各种各样的问题。此系列文章主要说明如何解决联合使用情况下碰到的一系列问题。

2023-01-28 14:39:12 1386 3

原创 Aurora 和 ChipToChip IP（二）

摘要：对Aurora和chiptochip的ip 核进行介绍，并对两个IP分别进行仿真。写的不一定全对，自行斟酌。

2022-11-03 15:41:22 1766 7

原创 Aurora 和 ChipToChip IP（一）

摘要：对Aurora和chiptochip的ip 核进行介绍，并对两个IP分别进行仿真。

2022-10-25 17:04:21 1890

原创 PCIE——第 10 章—— MSI 和 MSI⁃X 中断机制

摘要：PCIE——第 10 章——MSI 和 MSI⁃X 中断机制

2022-10-19 10:54:35 3088 2

原创 PCIE——第 9 章——流量控制

摘要：PCIE——第 9 章——流量控制

2022-10-13 13:49:11 2489

原创 PCIE——第 8 章——PCIe 总线的链路训练与电源管理

摘要：PCIE——第 8 章——PCIe 总线的链路训练与电源管理

2022-10-11 15:22:05 3699

原创 PCIE——第7章——PCIe 总线的数据链路层与物理层

摘要：PCIE——第7章——PCIe 总线的数据链路层与物理层

2022-10-08 14:10:45 1769

原创 PCIE——第6章——PCIe总线的事务层

摘要：PCIE——第6章——PCIe总线的事务层

2022-09-28 20:59:48 2095

原创 PCIE——第5章——Montevina 的 MCH 和 ICH

以Montevina平台为例，说明在x86处理器系统中，PCIe体系结构的实现机制

2022-08-11 00:36:15 1509

原创 PCI——第3章——PCI 总线的数据交换

摘要：PCI 总线的数据交换

2022-07-31 10:54:54 961

原创 PCI——第2章——PCI 总线的桥与配置

摘要：记录一下PCIE第二章内容

2022-07-25 20:12:45 1970

原创 RAM IP核的使用

摘要：FPGA中的RAM有单端口、双端口和伪双端口之分，本文使用伪双端口。

2022-07-24 08:45:46 629

原创 PCI——第1章——PCI总线的基本知识

摘要：自己对PCI 总线基本知识的理解

2022-07-21 21:45:43 9032

原创 DDR-rd-wr-capture（一）

摘要：简单的记录一下自己调试DDR读、写capture的内容

2022-07-17 12:39:14 181

原创 Vivado implementation策略使用（二）

摘要：根据官方说法，尝试改变策略，让工程时序尽量好一些以及保证功能正常

2022-06-25 10:18:03 5360 2

原创 AXI DMA

摘要：了解AXI DMA

2022-05-23 13:20:14 927

原创 2022-5-11-在Vivado中用tcl对寄存器进行读写操作 & JTAG to AXI Master IP的使用

摘要：首先这个工程必须支持用tcl读写寄存器，然后文章给出如何使用tcl读写寄存器首先需要定义这些，把下列代码写进文本文件，例如：vernon_lib.tcl# AXI or AXI Lite access via JTAGset addr_version A0262000;set addr_scratch A0263ffc;# ------------------------------------------------------------------

2022-05-14 09:19:13 1904