verilog调用其他module_systemverilog之program与module

最新推荐文章于 2024-02-27 14:26:24 发布
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为避免仿真和设计竞争问题(race condition)，systemverilog中引入了program的概念。

在Verilog中，调度如下图所示：

4cd6e66873a16cd53c1b68e9aea2db83.png

从图中可以看出，阻塞赋值与非阻塞赋值的调度是不一样的，其中#0的阻塞延时赋值则处在中间的调度区域。
对于systemverilog来说，就多添加了几种调度区域。如下图所示

9cc9c5d7f1cdd140802fc0ee4c1f0478.png

前三个为Verilog准备的，observed处于中间部分，是为SV中的属性断言准备的，该区域的值

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