#systemverilog# 关键字之 program

为避免仿真和设计竞争问题（race condition），systemverilog 中引入了program的概念。所有与设计相关的线程，在module 中执行，而与验证相关的线程在program 中执行。在仿真过程中，这两种线程运行在不同的时间步（time step），从而解决了竞争问题。

一  概览

关键字 program ，是在 systermverilog 中才引入的。通常，module 是Verilog世界中的基本构建块。module 中可以包含其他模块的层次结构module 、wire、任务task和function声明，以及过程语句 always 或者 initial  。这个结构对于描述硬件非常有效。然而，对于测试台来说，重点不在硬件级别的细节上面，而重点在于能够对验证设计的完整环境快速并正确建模。为了使环境正确地初始化和同步化，避免设计和测试工作台之间的竞争，自动化输入激励的快速生成，以及重用现有模型和其他基础设施的时候，我们常常花费大量精力。

Program 的引入，三个主要目的：

（1）提供一个testbench 入口

（2）提供了一个空间范围，来填充program-wide 数据；

（3）在Reactive region 中明确指定执行rule

program 作为设计和测试工作台之间的明确分隔符，更重要的是，它在Reactive区域中为程序中声明的所有元素指定了专门的执行语义。与时钟块一起，program 提供了设计和测试平台之间的无竞争方式交互，并支持周期和事务