systemverilog硬件设计及建模_数字IC设计的修炼之路2：Verilog之再认识

做数字IC 设计，最主要的编程语言就是Verilog 了。虽然曾经有VHDL 与之并列，但是VHDL 写法实在太繁琐，可读性不是那么好，现在已经越来越少的公司在用了。虽然有种说法叫“VHDL 语言更严谨一点” ，但是就我看来，“严谨”更应该靠人来保证，而不是靠编程语言(以后会提到，也不能靠工具)。

在我的认知里，感觉Verilog语法与C语言很相似，相似的变量声明方式，相似的赋值方式，相似的分支结构(if-else, case和?:)，相似的循环结构(for, while)， 相似的运算符及运算符优先级，相似的文件操作方式，等等。只要会C语言，再学习Verilog的语法就会很容易上手。

Verilog与C语言的区别也是显而易见的：

1. 首先，Verilog是HDL语言(即硬件描述语言)，它是用来描述硬件电路的结构和行为的，每一行代码都会与具体的硬件对应。而C语言是纯粹的软件语言，它只会实现数据的运算和存取(文件也是数据)，而这些数据都是存在于电脑系统中，或者更进一步说是存在于操作系统之下。
2. 其次，Verilog程序是并行执行的，这个很好理解，因为它描述的是硬件电路的行为。在上电之后，所有的硬件电路单元都被同时激活，它们各自按照自己的节奏而同时运作。而C语言是串行执行的，即同一时间点，只有一行代码会被执行，并且它们的执行顺序是按既定步骤运作。

3. 再次，就是写