pcs和serdes_理解SerDes

理解

SerDes

FPGA

发展到今天，

SerDes(Serializer-Deserializer)

基本上是标配了。

从

PCI

到

PCI Express,

从

ATA

到

SATA

，从并行

ADC

接口到

JESD204,

从

RIO

到

Serial RIO,…

等等，都是在借助

SerDes

来提高性能。

SerDes

是非常复杂的数模混合设计，用户手册的内容只是描述了森林

里面的一棵小树

,

并不能够解释

SerDes

是怎么工作的。

SerDes

怎么可以没有传输时钟信号？

什么是加重和均衡？抖动和误码是什么关系？各种抖动之间有什么关系？本篇小文试着从

一个

SerDes

用户的角度来理解

SerDes

是怎么设计的

,

由于水平有限

,

一定有不够准确的地方

,

希望对刚开始接触

SerDes

的工程师有所帮助。

Contents

1.     SerDes

的价值

... 1

1.1

并行总线接口

... 1

1.2 SerDes

接口

... 3

1.3

中间类型

... 4

2. SerDes

结构

(architecture) 4

2.1

串行器解串器

(Serializer/Deserializer) 6

2.2

发送端均衡器

( Tx Equalizer) 8

2.3

接收端均衡器

( Rx Equalizer) 9

2.4

时钟数据恢复

(CDR) 13

2.5

公用锁相环

(PLL) 16

2.6 SerDes

编解码

... 18

2.7 SerDes

收发

Driver

及差分接口转换

... 19

2.8 SerDes

环回和调试

... 19

3.

抖动和信号集成

( Jitter, SI ) 19

3.1

时钟的抖动

(clock jitter) 19

3.2.

数据的抖动

(data jitter) 20

4.

信号集成

(SI)

及仿真

... 23

4.1

信道

channel 23

4.2

芯片封装

Package. 24

4.3 SI

仿真

... 24

5.

结尾

... 25

6

．参考资料

了解更多的内容

,

可以阅读以下内容。

... 25

1.    SerDes

的价值

1.1

并行总线接口