SerDes 基础详解

SerDes简介

       SerDes怎么可以没有传输时钟信号？什么是加重和均衡？抖动和误码是什么关系？各种抖动之间有什么关系？

     SerDes被用于高速串行通信链路中，例如PCI Express（PCIe）总线、SATA、USB、以太网、Serial RapidIO ，FiberChannel（FC），Advanced Switching Interface，1-Gb Ethernet，10-Gb Ethernet（XAUI），Infiniband 1X，4X，12X等等。LVDS接口也属于serdes的范畴，只是属于早期的低速serdes。都是在借助SerDes来提高性能。

     SerDes是英文serializer(串行器)/deserializer(解串器)的简称。是一种将并行数据转换成串行数据发送，将串行数据转换成并行数据接收的“物理器件”。

    换言之，serdes是一种需要数模硬件实现的，用于高速传输的“高级”串并转换器件。而且在传输过程中不传输时钟信号，通过从数据信号中恢复时钟。

   

基于SERDES的高速串行接口采用以下措施突破了传统并行I/O接口的数据传输瓶颈：

1、采用差分信号传输代替单端信号传输，从而增强了抗噪声、抗干扰能力；

2、采用时钟和数据恢复技术代替同时传输数据和时钟，从而解决了限制数据传输速率的信号时钟偏移问题。

SerDes优点和缺点

优点：

• 减少布线冲突（串行，并且无单独的时钟线，时钟嵌入在数据流中，从而也解决了限制数据传输速率的信号时钟偏移问题）；
• 数据线中时钟内嵌,不需要传送时钟信号 ；
• 通过加重/均衡技术可以实现高速长距离传输，如背板。
• 带宽高 ；
• 抗噪声、抗干扰能力强（差分传输）；
• 降低开关噪声；
• 扩展能力强；
• 更低的功耗和封装成本；
• 引脚数目少 ；   

缺点：

    serdes主要用在片间，板间和设备之间，这些数据传输信道较长，信道条件较差。并行接口在这种信道情况下，复杂度高，成本高，带宽利用率不高。

整体架构

SerDes有四种架构：

1、并行时钟SerDes：将并行宽总线串行化为多个差分信号对，传送与数据并联的时钟。这些SerDes 比较便宜，在需要同时使用多个SerDes 的应用中，可以通过电缆或背板有效地扩展宽总线；

2、8B/10B编码SerDes（最常见的结构）：将每个数据字节映射到10bit代码，然后将其串行化为单一 信号对。10位代码是这样定义的：为接收器钟恢复提供足够的转换，并且保证直流平衡（即发送相 等数量的‘1’和‘0’）。这些属性使8B/10B编码SerDes 能够在有损耗的互连和光纤传输中以较少的信 号失真高速运行；

3、嵌入式时钟SerDes：将数据总线和时钟串化为一个串行信号对。两个时钟位，一高一低，在每个 时钟循环中内嵌串行数据流，对每个串行化字的开始和结束成帧，并且在串行流中建立定期的上升 边沿。由于有效负载夹在嵌入式时钟位之间，因此数据有效负载字宽度并不限定于字节的倍数；

4、位交错SerDes：将多个输入串行流中的位汇聚为更快的串行信号对。位交错 SerDes 通过交差比特位的方式，将 8B/10B 串行数据流或者 SONET/SDH 转换为更高速的串行数据流。在接收端，接收器将高速的复用比特流转换为低速的数据流， 如图所示。位交错 SerDes 要求非常精确的外部时钟，以便实现高速传输特性和低 抖动的需求。

SerDes各种架构比较

 

SerDes结构

各物理层的作用：

   主流的8B/10B编码SERDES主要由物理介质相关（ PMD）子层、物理媒介附加（PMA）子层和物理编码子层（ PCS ）所组成，且收发器的 TX发送端和RX接收端功能独立。同时也组成了物理层（PHY）结构，所以SerDes通常又被称之为物理层（PHY）器件。

    PMD是负责串行信号传输的电气块。PMA负责串化/解串化，PCS负责数据流的编码/解码。

1. PCS层（Physical Coding Sublayer,物理编码子层），负责数据流的编码/解码，比如8B/10B编/解码，PCS主要包括线路编码和CRC校验编码。是标准的可综合CMOS数字逻辑。

2. PMA层（Physical Medium Attachment,物理媒介适配层），PMA子层集成了SERDES，主要用于串行化和解串化，在串行通道上接收和传输高速串行数据，时钟发生器及时钟数据恢复等功能，以及连续时间线性均衡器（CTLE）、判决反馈均衡器（DFE）和传输均衡等模拟前端功能。PMA子层中是数模混合CML/CMOS电路。

3. PMD层（Physical Media Dependent,物理介质相关子层），一般用光模块代替实现光电/电光转换，负责串行信号通信。

    SerDes的主要构成可以分为三部分，PLL模块，发送模块Tx，接收模块Rx。为了方便维护和测试，还会包括控制和状态寄存器，环回测试，PRBS测试等功能。

 serdes顶层结构图

简化serdes电路结构 一

简化serdes电路结构 二

SerDes底层硬件

通常采用三种常见的差分逻辑电平：

• 低压差分信号（LVDS）；
• 低压伪发射极耦合逻辑（LVPECL）；
• 电流模式逻辑（CML）；

    因此现在SerDes一般使用CML。但是LVDS和CML信号可以互通，但要有外接电阻做电平转换。

 SerDes流程

    一个SerDes通常还要具调试能力，例如伪随机码流产生和比对，各种环回测试，控制状态寄存器以及访问接口，LOS检测，眼图测试等，所以还需要相应的功能测试模块。

整个流程可以简述为：

• 发送（TX） FPGA软逻辑（fabric）送过来的并行信号，通过接口FIFO（Interface FIFO），送给8b/10b编码器（8b/10b encoder）或扰码器（scambler），以避免数据含有过长连“0”或者连“1”，之后送给串行器（Serializer）进行并->串转换。串行数据经过均衡器（equalizer）调理，由驱动器（driver）发送出去。

• 接收（RX） 外部串行信号由线性均衡器（Linear Equalizer）或DFE （Decision Feedback Equalizer，判决反馈均衡）结构均衡器调理，去除一部分确定性抖动（Deterministic jitter）。CDR从数据中恢复出采样时钟，经解串器变为对齐的并行信号。8b/10b解码器（8b/10b decoder）或解扰器（de-scambler）完成解码或者解扰。如果是异步时钟系统(plesio-synchronous system)，在用户FIFO之前还应该有弹性FIFO来补偿频差。

 8b/10b编码器

    在SerDes中长常用编码方式除了8b/10b编码外，还有64b/66b编码等。

 8b/10b SerDes 的芯片结构

 将8bit编码成10bit后，10B中0和1的位数只可能出现3种情况：

1.有5个0和5个1
2.有6个0和4个1
3.有4个0和6个1

    这样引出了一个新术语“不均等性（Disparity）”，就是0的数量减1的数量，根据上面3种情况就有对应的3个Disparity 0（5个位0与5个位1）、+2（6个位0与4个位1）、-2（4个位0与6个位1）。

    8B /10B 编译码机制中有 2 个非常重要的参数: 游程长度( Run Length，RL) 和不均等性( Disparity， Disp)。

运行长度

 最大运行长度示例

    运行长度(Run Length 'RL)是瞬时连续出现的相同数据位的数量。对于整组数据来说，运行长度的最大值也对应着偏离理想特性的程度最为严重的时刻。
    运行长度是一个影响到抖动的重要参数，当信号的切换恰好以数据位的宽度为间隔的点处通过零阈值点时，确定性抖动达到最小值。

    长的运行长度将带来RC衰减﹐而这又会减小信号的幅值﹐使得眼图闭合—于是造成确定性抖动的增长。一个量值足够大的电容将有助于让信号的幅值保持不变。

Running Disparity

    为了满足数据流直流平衡，8B/10B 编码器需要不 断检测数据流中“1”和“0”的个数，此过程称为运行不一致性，缩写为RD，RD是对编码后的数据流Disparity的一个统计。

    如果“1”的个数大于“0”的个数，则RD取正，记为RD+；如果“1”的个数小于“0”的个数，RD取负，记为RD-，即RD+和RD-，有时也表示RD = -1, RD = +1。

    运行不均等性（Running Disparity，RD)是对信号瞬时偏离直流平衡情况的一个量度。在考虑一组直流平衡的数据时，最大的RD值出现在偏离理想直流平衡态的程度最严重的任何时刻。

运行不一致性(RD),它的取值只有仅会出现+1与-1两种状态，

+1代表位"0"比位"1"多：含义是前面一段传输过程中0比1多

-1代表位"1"比位"0"多：含义是前面一段传输过程中1比0多

其初始值是-1 

编码过程分析

    8b/10b编码将8位数据（1字节）分解成两组数据3b和5b，两组分别进行查表编码得到4b和6b，将这组组合成10位编码数据，位域映射关系如下图所示：

    其中D表示为数据代码，K表示为特殊的命令代码，X表示输入的原始数据的低5位EDCBA，Y 表示输入的原始数据的高3位HGF。

    8b/10b编码除了编码普通数据外，还定义一些特殊字符，可以用作帧同步字符、分隔符或控制字符，所以在编解码时，需要区分特殊字符和普通数据。

如果编码的是数据

（1）分组

将8位数据分为两组，高3位（HGF）和低5位（EDCBA）。

将5位（EDCBA）的十进制数据记为x，将高3位（HGF）记为y，则这8位数据记为D.x.y。

传输时，除了数据外，还可能有控制信号，添加控制信号的规则记为K.x.y。

（2）5b/6b编码

对低5位进行5b/6b编码，即将5位数据映射到6位编码，记为abcdei。

如果这是码流的第一个数据，则当前RD的初始值是-1；否则当前RD是上一个10bit码编码结束后的RD。

根据5bit的值以及RD，在下表中查表获取编码结果。

（2）3b/4b编码

对高3位进行3b/4b编码，即将3位数据映射到4位编码，记为fghj。

当前RD是上一步6bit编码结束后的RD值。

根据3bit的值以及RD，在下表中查表获取编码结果。

注意，这里是编码数据，只需关注D.x.y规则下的编码表就行，也就是码表的左半部分。

D.x.7有两种选择(D.x.P7或D.x.A7)

D.x.A7用在：

x=17或x=18或x=20, 且RD=-1时；

x=11或x=13或x=14，且RD=+1时。

其他情况下只能使用P7码。

（3）组合

将3b/4b编码的结果（4位）和5b/6b编码的结果（6位）组合起来，形成10位的编码数据。

如果编码的是控制信号

    不同的通信协议中定义了不同的控制信号，可以根据协议定义的控制码字来使用。直接根据控制码的码表，查表编码即可。

这里分析下这个表：

K.28.0～K.28.7的编码由5b/6b码表中K.28和3b/4b码表中的K.x.0～K.x.7组成。

K.23.7、K.27.7、K.29.7、K.30.7编码由D.23、D.27、D.29、D.30和K.x.7编码组成。

  在编码时，RD的初始值为负，即RD-，根据当前的RD值，决定相应的编码输出。比如：在表中，对于D.x.3（011），其对应的4B码字有两种：1100和0011，若此时RD为负，则取1100作为其对应的4B码字作为输出，同时检验此时的编码是否为完美编码，如果是完美编码，则保持RD的极性不变；否则改变RD的极性。通过控制RD的极性，同时在编码时根据RD的极性选择相对应的编码值，使得编码后的数据流有更好的直流平衡特性。
下图所示为RD状态转移图：

    

    如果0和1一样多，则分三种情况，例如“111000”、“1100”为正极性，“000111”“0011”为负极性，其他情况为中性。

    这里有朋友可能疑惑，是不是说反了，上表中“RD=-1”的明明是1比0多呀？没有说反，我们看RD这一栏的左边对应的是“input”，也就是说输入如果是“RD=+1”，那么就要选择0比1多的，这就揭示了为什么要分正、负、中极性、3B/4B和5B/6B的组合方式以及上组编码与下组编码的规律。

    举例来说，例如8B的“0”，如果6B编码0是“100111”那么4B编码选什么呢？当然是“0100”更好了，虽说选哪个都没有连续5个0和1，但明显“0100”更均衡，应为"100111"对应输入的RD=-1，而100111自身的Disparity为+2，那么4B对应的输入RD=+2-1=+1，故4B要选择“0100”，对应的input RD=+1。

    例如D7.4，如果选错就造成了5个0了。所以虽说对0的编码有4种组合，实际上只有两组可用的，而这就是极性平衡的要求。如下图就是部分编码组合出来的结果。

         这里有区分了两组情况，“RD-”和“RD+”，这和6B、4B组合一样，如果本组是RD-，那么下组选择RD+，当然也有种情况，就是6B和4B编码中0和1的个数一样多，如下图，那么选那组就无所谓了。

         现在有没有感觉出这个“RD”的作用，就是方便我们进行数据流极性的控制，6B是R-，那么4B就选R+，上组是R-，那么下组就选R+。这里有一点还需要注意，上表中的“-1”不是0比1多1个，而是表示一种状态，无论是6B、4B还是10B，都不可能出现0和1之间差一个，只会出现多两个、少两个和一样多。如果出现其他情况，则说明是有问题的。

8b/10b编码码流示例

根据上面的计算过程就可以生成码流，如下图：

扰码器

    扰码是一种将数据重新排列或者进行编码以使其随机化的方法，但是必须能够解扰恢复。我们希望打乱长的连“0”和长的连“1”序列，将数据随机化。扰码产生是通过循环移位寄存器来实现的，而扰码生成多项式决定循环移位寄存器的结构。那么对信号加干扰有什么好处？

• 解决EMI问题 当数据重复传输时，能量就会集中在某一频率上，产生EMI噪声；数据经过加扰后，能把集中的能量分散开，几乎变成白噪声。

• 有利于提取时钟

• 同时又扩展了基带信号频谱，起到加密的效果

串行器/解串器

    串行器Serializer把并行信号转化为串行信号。Deserializer把串行信号转化为并行信号。一般地，并行信号为8 /10bit或者16/20bit宽度，串行信号为1bit宽度（也可以分阶段串行化，如8bit->4bit->2bit->equalizer->1bit以降低equalizer的工作频率）。

    Serializer/Deserializer的实现采用双沿（DDR）的工作方式，利用面积换速度的策略，降低了电路中高频率电路的比例，从而降低了电路的噪声。

均衡器

理想的均衡器：补偿通道衰减的幅度和补偿相位变化

均衡器有FFE(Pre/De-emphasis)、 CTLE、DFE 

发送端均衡器( Tx Equalizer)

    SerDes信号从发送芯片到达接收芯片所经过的路径称为信道(channel)，包括芯片封装，pcb走线，过孔，电缆，连接器等元件。从频域看，信道可以简化为一个低通滤波器(LPF)模型，如果SerDes的速率大于信道(channel)的截止频率，就会一定程度上损伤(distort)信号。均衡器的作用就是补偿信道对信号的损伤。

    发送端的均衡器采用前馈反馈均衡器FFE(Feed forward equalizers)结构，发送端的equalizer也称作加重器(emphasis)。加重(Emphasis)分为去加重(de-emphasis)和预加重(pre-emphasis)。De-emphasis降低差分信号的摆幅(swing)。Pre-emphasis增加差分信号的摆幅。FPGA大部分使用de-emphasis的方式，加重越强，信号的平均幅度会越小。

连续时间线均衡器CTLE（ContinuousTimeLinearEqualizer）

    CTLE是一种用于通信系统中的信号均衡器。它的基本原理是通过对高频部分的补偿来消除通信信道中的高频衰减。这是通过在信号路径上添加一个连续时间线性均衡器来实现的。通过对高频部分的补偿，CTLE可以提高信噪比和降低误码率。

    CTLE 线性均衡分为无源CTLE和有源CTLE，其中无源CTLE的均衡器一般有RC型和Bridged T型。

无源RC型的CTLE均衡器：衰减信号的低频部分，补偿互连通道中的低频和高频的差值。通过衰减信号中的低频分量来抵消无源通道的频率相关特性。RC型CTLE均衡器对高频信号的衰减很小，频率越低，衰减越大，这种方法能矫正不同频率之间的衰减差值。

有源CTLE均衡器：衰减低频，增加高频。主要通过增加信号的高频分量的幅值来抵消通道的衰减，有时也会衰减低频段进一步增强均衡能力。

接收端均衡器( Rx Equalizer)

    对于高速(>5Gbps)SerDes，由于信号的抖动(如ISI相关的确定性抖动)可能会超过或接近一个符号间隔(UI, Unit Interval), 单单使用线性均衡器不再适用。线性均衡器对噪声和信号一起放大，并没有改善SNR或者说BER。对于高速SerDes，采用一种称作DFE (Decision Feedback Equalizer)的非线性均衡器。DFE通过跟踪过去多个UI的数据(history bits)来预测当前bit的采样门限。DFE只对信号放大，不对噪声放大，可以有效改善SNR。

    判决反馈均衡器（Decision Feedback Equalier, DFE)，是目前SerDes中常见于于RX部分的一种均衡方式，能够有效提升RX的接收性能。顾名思义就是必须经过判断再反馈均衡策略。DFE的目的是消除码间干扰（ISI）。反馈判决均衡器包含两个滤波器：前馈滤波器和反馈滤波器，由于引入反馈通道，所以DFE均衡器是非线性均衡器

总结

    不论是发送端还是接收端的均衡器，本质上都是高通滤波器，因为数字信号采样都希望边沿越抖越好，边沿变缓之后就会产生码间干扰。

    如下图所示，系统传输一个“11011”的码流，如果没有均衡器，信号受到信道损伤，信号展宽，出现码间干扰，导致中间的“0”，无法被检测到。

 CDR的简介

    在光通信系统中，光接收机接收并放大的数据流是不同步而且有噪声的。 为了后续处理，定时信息，时钟必须从数据中提取出，以便同步工作。 而且数据必须“重定时”，以便去除传输过程的抖动。 时钟提取和数据重定时被称为“时钟和数据恢复”（CDR）。

    最开始接触SerDes的是，说“没有单独的时钟线，时钟嵌入在数据流中的”，脑海里第一反应就是在数据中插入一定规则的编码代表时钟的高电平或者低电平，回头一想，那时钟频率不就远低于数据的采集频率了吗？实际上，所谓的“时钟嵌在数据中”的意思，是时钟嵌在数据的跳变沿里。不难理解，极端情况下，假设一串数据流是"1"和"0"交替发送，那这不就是一个时钟了吗。

    CDR常用的技术有基于数字锁相环（PLL）和基于相位插值器两种。当数据经过时，CDR就会捕获数据边沿跳变的频率，如果数据长时间没有跳变，CDR就无法得到精确的训练，CDR采样时刻就会漂移，可能采到比真实数据更多的“0”或“1”。这就是为什么我们在发送的时候采用8b/10b编码或扰码来避免重复出现“0”或“1”，原因之一也在此。所以CDR有一个指标叫做最长连“0”或连“1”长度容忍（Max Run Length或者Consecutive Identical Digits）能力。

CDR的主要有两大作用:

第一是为接收器端各电路提供时钟信号；

第二是对接收到的信号进行判决，便于数据信号的恢复与后续处理。

 CDR结构组成

    CDR 结构依据参考时钟和接收信号的相位关系可以分为三种类型：

1) 反馈相位跟踪型 CDR：包括基于锁相环(Phase Lock Loop, PLL)、延迟环(Delay Lock Loop, DLL)型，相位插值(Phase Interpolation, PI)型以及注入锁相环结构。

2) 前馈相位跟踪型 CDR：包括高 Q 值滤波器 型 CDR 和基于门控振荡型 CDR。

3) 过采样型 CDR。

    其中反馈相位跟踪型CDR 采用闭环结构，反馈环路的存在使得恢复的时钟信号受 PVT 的影响较小，拥有较好的性能，适合高速传输应用。

     通常 CDR 结构中包含一个锁相环（Phase Locked Loop，PLL）模块，用来调节恢复时钟的频率并补偿由于工艺或温度的变化而导致的频率变化。  

    基于 PLL 的 CDR 具有可调节速率的功能，能够比较容易的实现单片集成，但通常需要频率辅助捕获来避免失锁。此类拓扑结构的 CDR 可以根据 PLL 的实现方式分为基于模拟 PLL 或基于数字 PLL 的结构，也可以根据是否采用了外部参考时钟，进一步分为有外部参考时钟和无外部参考时钟的结构。

 CDR的工作原理

时钟恢复（CDR）的原理：

• 首先，利用本地产生的多相位时钟对数据多次采样，判断数据比特的边沿，并通过PLL将时钟边沿与其对齐，从而实现与数据同频率、同相位时钟的恢复。

• 其次，利用已同步时钟的最优相位对输入数据采样，使其实现最高的输入信噪比，并把采样结果作为已恢复数据输出。

• 时钟是数字通信的基础，在设备发射端，数据是根据时钟的节拍，一拍一拍拍出来的。同样在接收端，数据也是根据时钟的边沿（上升沿/下降沿）来采样获得的。

    一个简单的时钟数据恢复电路示意图如图所示。时钟数据恢复主要完成两个工作，一个是时钟恢复，一个是数据重定时，也就是数据的恢复。

 

基于相位选择/插值型 CDR 环路

    基于相位选择型/插值型 CDR 要利用 PLL 环路产生多相位的高速参考时钟信号，再将多相位时 钟输入 CDR 环路中 

基于相位选择/插值型 CDR 结构 

    其中基于相位选择型 CDR 通过相位选择器(Phase Selector，PS)对输入的离散相位时钟进行选择， 利用合适时钟相位进行数据相位的追踪与校准，得到恢复的时钟信号。基于相位插值型 CDR 利用插 值器(Phase Interpolator，PS)对每次产生的多相位时钟进行加权插值，得到恢复的时钟信号。而基于 相位选择/插值型 CDR 组合了这两类 CDR 电路，先利用 PS 从多相位时钟中选择一对正交的时钟， 再利用 PI 进行相位插值。

    整个电路可分为时钟生成环路和相位锁定环路两部分。时钟生成环路为一个 PLL 系统，接收输 入的参考时钟产生多相位的时钟信号。相位锁定环路由鉴相器，数字低通滤波器，模数转换器，相 位插值器和相位选择器组成，鉴相器提取出输入信号和恢复时钟的相位差，经过数字低通滤波器生 成选择控制信号控制相位选择器对输入的多相时钟进行选择，再将选择出的一堆正交信号送入相位 插值器中进行相位插值，最终得到恢复的时钟。

    基于相位选择/插值型 CDR 组合了 PI 和 PS 型 CDR 的优点，具有相位追踪的精度高，抖动性能 好，锁定快等优点。但是数字低通滤波器的带宽有限，会引入量化误差。同时需要设计生成多相时 钟的高速 PLL 系统，给电路设计增加了难度。

 

 基于 PLL 的 CDR 环路

    基于 PLL 的时钟数据恢复电路结构简单，性能良好，在设计时可用借鉴 PLL 的成熟理论，常常 用于高速率的传输系统中。

    下图是基于 PLL 型 CDR 的结构，CDR 由鉴相器(PD)，电压电流转 换器(V/I)，环路滤波器(LPF)，压控振荡器(VCO)和时钟缓冲器(Buffer)构成。其中鉴相器的作用是比较输入数据和反馈时钟信号之间的相位差，并将其转化为电压信号控制下一级的电压电流转换器。 电压电流转换器的作用和电荷泵锁相环中的电荷泵类似，依据相位误差电压产生脉冲电流。环路滤波器通常由电容和电阻组成，作用是滤除脉冲电流中的高频谐波和噪声并生成控制电压。压控振荡器可以分为 LC 振荡器和 Ring 振荡器，其作用是输出频率随控制电压变化的时钟信号。由于时钟信号的负载电容大，还需要时钟缓冲电路使得输出信号的摆幅达到要求。

PLL 型 CDR 结构 

    基于 PLL 型 CDR 结构简单，具有较强的频率锁定能力和抖动容忍能力，适合在高速串行传输 中应用，相比相位选择/插值型 CDR，也无需外部输入的参考时钟。虽然其锁定时间较长，但是在高 速以太网协议中对环路锁定时间的要求较低。

CDR的实际应用

1. CDR在各种高速PHY RX的应用：

比如高速phy(MIPI CPHY/ethernet phy)的RX端，这种情况下由于物理层信道中没有直接传输clk信号，所以需要从接收数据中恢复时钟频率和相位。

     2.CDR在光信号上serdes的应用

    基本上所有的SerDes接收端都会有CDR，一些物理中继器，有CDR的叫做retimer ，没有的叫repeater ，建议是没有CDR的器件慎用，因为单纯的信号放大会把噪声也同步放大。   

    因为光信号传输至一定距离的时候，通常是长距离传输，其波形会出现一定程度的失真，接收端接收到的信号是一个个长短不一的脉冲信号，这个时候在接收端，我们就无法得到我们需要的数据。所以，这个时候就需要有信号的再生，信号的再生功能为再放大、再整形和再定时，其中的再定时指的就是CDR时钟数据恢复。

    总之，光模块中CDR时钟数据恢复功能的最大作用就是让接收端的信号与发射端信号保持一致。一般会使用到CDR的光模块，多数都是一些高速率、长距离传输的光模块，例如:10G SFP+ ER/10G SFP+ ZR一般都会用到的，使用CDR芯片的光模块会被锁定速率，不可以降频使用。

PLL锁相环简介

    锁相环在时钟的处理和产生韭常的重要，负责产生SerDes各个模块所需要的时钟信号，并管理这些时钟之间的相位关系，可以将时钟比作为整个芯片工作的起眺脉。

    其主要分为PLL和DLL两大类，PLL又分为拟PLL和数字PLL；DLL也分为模拟DLL和数字DLL。

    与其在整个芯片中分配一个高速时钟，不如在芯片中分配一个较低频率的参考时钟，并在Serdes中使用一个PLL将该时钟乘以适当的频率。一个给定的Serdes实现可能包含多个发射器和/或接收器通道。在这种情况下，通常是由内核中的一个PLL为内核中的所有通道产生时钟。

    片外时钟源的工作频率往往比片内参考时钟要低。芯片中可以使用一个额外的PLL来乘以片外参考时钟的频率，以满足所需的片上参考时钟频率。由于片上参考时钟的频率通常高于片外参考时钟（但低于Serdes内核中的内部时钟），产生该时钟的PLL有时被称为中间频率（IF/intermediate frequency）PLL。

    上面大致意思是片外时钟源比如时钟驱动器或晶体晶振最大156.25Mhz输出，达不到Serdess所需高速率的高频率，故需要serdes内部PLL进行倍频。

例如：

    一个使用这样的中间频PLL的时钟分配的芯片。一个中频PLL被用来将来自片外振荡器的200-MHz时钟乘以4。由此产生的800MHz参考时钟在芯片上被分配到各个Serdes核心。这些Serdes内核都包含一个PLL，它将800-MHz参考时钟的频率额外提升到所需的波特率。

PLL基本结构

    锁相环(PLL: Phase-locked loops)是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。

    当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”。

    锁相环路是一个相位反馈自动控制系统。它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。

鉴频鉴相器 PFD/CP:Phase/Frequency Detector

    锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压，对振荡器输出信号的频率实施控制。鉴频鉴相器经常与电荷泵级联使用，用PFD/CP表示。是一种将输入两信号相位差，转换为输出电流的装置

    鉴频鉴相器是一种新型的鉴相电路。它利用输入信号的跳变沿触发工作，属边缘控制数字式鉴频鉴相器。它既能鉴相又能鉴频。由于它只是对两个输入信号的跳变沿进行比较，因此对输入信号的占空比无固定要求。其性能优越，在中、大规模数字式频率合成器中，获得较广泛的应用。

环路滤波器LPF

    环路滤波器是线性的低通滤波器，用来滤除输出电压中的高频分量和噪声。环路滤波器的设计对于整个锁相环的运行至关重要，它不只是滤除高频分量，更重要的是它会影响环路的重要参数，如相位噪声、环路稳定性及锁定时间等，虽然环路滤波器的实际电路通常非常简单，但是它对锁相环的整个性能有重大影响。

常用环路滤波器分类

RC积分滤波器

RC积分滤波器的特点：

1、 对于足够高的频率，输出电压近似与输入电压积分成比例且相位趋近于90°；

2、 只有一个可调的参数，便于实现；

3、 其相位具有滞后的特性，又称为滞后滤波器。

无源比例积分滤波器

无源比例积分滤波器特点：

1、 在高频范围内，输入输出电压的关系保持一个固定的比例不变，相位渐进于0°；

2、 有两个独立的可调参数，便于调整锁相环的相关指标；

3、 当相位增大时，有相位超前校正的作用，可以改善环路的稳定性。

有源比例积分滤波器

有源比例积分滤波器特点：

具有低通滤波器的特性，同时期相频特性也具有超前校正的作用。

压控振荡器VCO

    VCO（Voltage Controlled Oscillator）是一种电子设备，它可以通过改变输入电压的大小来调节输出频率。VCO通常用于无线电通信、音频处理、射频信号调制等领域中，具有重要的应用价值。

VCO工作原理

    VCO的工作原理基于共振电路及其反馈机制。是一个受压控电压控制改变输出频率的器件。

    当输入电压变化时，会导致共振电路中的元件参数发生变化，从而影响电路的谐振频率。通过反馈机制，输出信号被引入至输入端，使得输入电压和输出频率达到稳定状态。因此，通过改变输入电压的大小，可以实现对输出频率的调节。

    还有一个参数为压控灵敏度，就是压控电压和输出频率的转换系数。

    压控振荡器（VCO）的压控(Uc为交流电压)特性如图所示：

 锁相环的工作状态

锁相环有四种工作状态：

• 锁定状态

• 失锁状态

• 捕获过程

• 跟踪过程

• 锁定状态

• 整个环路己经达到输入信号相位的稳定状态。它指输出信号相位等于输入信号相位或者是两者存在一个固定的相位差，但频率相等。在锁定状态时，压控振荡器的电压控制信号接近平缓。

• 失锁状态

• 环路的反馈信号与锁相环输入信号的频率之差不能为零的稳状态。当环路的结构设计有问题，或者是输入信号超出了锁相环的应用范围的时候都会进入失锁状态。这个状态意味着环路没有正常工作。

• 捕获过程

• 指环路由失锁状态进入锁定状态的过程。这个状态表明环路已经开始进入正常工作，但是还没有达到锁定的稳态。此过程应该是一个频率和相位误差不断减小的过程。

• 跟踪过程

• 是指在 PLL 环路处于锁定状态时，若此时输入信号频率或相位因其它原因发生变化，环路能通过自动调节，来维持锁定状态的过程。由于输入信号频率或者相位的变化引起的相位误差一般都不大，环路可视作线性系统。

•     PLL的这四种状态中，前两个状态称为静态，后两个状态称为动态。优秀的设计可以使 PLL 在上电后立刻进入捕获状态，从而快速锁定。

• 一般用四个参数指标来描述 PLL 的系统频带性能：

• 同步带：它指的是环路能保持静态锁定状态的频率范围。当环路锁定时，逐步增大输入频率，环路最终都能保持锁定的最大输入固有频差。

• 失锁带：锁相环路稳定工作时的动态极限。也就是说 PLL 在稳定工作状态时，输入信号的跳变要小于这个参数，PLL 才能快速锁定。若输入信号的跳变大于该参数而小于捕获带，则环路还是能锁定，但是需要较长的时间。

• 捕获带：只要反馈信号和输入信号的频差在这一范围内，环路总会通过捕获而再次锁定，随着捕获过程的进行，反馈信号的频率向着输入信号频率方向靠近，经过一段时间后，环路进入快捕带过程，最终达到锁定。

• 快捕带：在此频差范围内，环路不需要经历周期跳跃就可达到锁定，实现捕获过程。

• PLL的这四种状态中，前两个状态称为静态，后两个状态称为动态。优秀的设计可以使 PLL 在上电后立刻进入捕获状态，从而快速锁定。

　　锁相环的工作原理

　　1. 压控振荡器的输出经过采集并分频；

　　2. 和基准信号同时输入鉴相器；

　　3. 鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压；

　　4. 控制VCO，使它的频率改变；

　　5. 这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。

　　锁相环可用来实现输出和输入两个信号之间的相位同步。当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。这时，压控振荡器按其固有频率fv进行自由振荡。当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。如果fR和fv相差不大，鉴相器对uR和uv进行鉴相的结果，输出一个与uR和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，使fv= fR，环路锁定。环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。这时我们就称环路已被锁定。

　　环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。

　　锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。

举例说明PLL的工作原理：

    输入4MHZ基准频率倍频到40M，并不是说把4M×10倍后输出，而是这样的：

    输入4M后，锁相环会产生一个大致的频率比如35M，经过分频后35M÷10倍=3.5M，显然3.5比4M要小，说明了这个频率太低，那么提高频率，38M，除以10后3.8仍然比4小，继续提升，当然这是很快的过程。

    一段时间后，提升到4M，发现这时已经与基准输入相等了，那么说明10倍分频之前确实是40M，那么就可以把这个40MHZ信号就可以放心大胆的使用了。40M分频只是成4M只是为了与基准的4M相比较，不足则提升频率。

输出波行与输入波形相位一致，在很多场合特别是数字电路很重要，这也是锁相环这名字的来历。