实现异步FIFO的基本原理总结

一、概述

前文中我们通过调用XILINX提供的FIFO IP核熟悉了FIFO的具体功能，后续我们将用verilog HDL自己实现一个异步FIFO，更彻底地搞懂FIFO的基本原理。我们知道整体设计是具体实现的前提，因此在用HDL实现异步FIFO前，将后续实现FIFO中涉及的基本知识和FIFO内部组成模块设计等内容总结如下。

二、基本原理

1、写满与读空

在上文中，FIFO有两个非常重要的输出信号，w_full（写满信号）：即写指针追上对读指针；和r_empty(读空信号)，即读指针追上写指针，FIFO读写使能可以用这个两个信号做为其中之一的判断条件。一般我们将FIFO深度的地址空间扩展1位，用该扩展位来判断写满还是读空。
例如：以深度为16的FIFO为例，地址空间用4bit表示，扩展后为5bit，因此写满或读空信号的判断条件可以表示为：
当{~w_addr[4],w_addr[3:0]}==r_addr[4:0]时为写满；
当w_addr[4:0]=r_addr[4:0]时为读空；
由于FIFO空间是循环寻址的，这也是FIFO深度为2的整数次幂的原因。

2、格雷编码

异步FIFO读写时钟非同源，在判断写满或读空时，涉及到跨时钟域读取多bit的地址信息，因此需要对w_addr和r_addr进行格雷编码，根据格雷码的特性前后传输的数据只有单bit不同，因此可以按照单bit信号打两拍的方式大幅降低亚稳态（通过时钟沿采集信号时不满足信号建立时间和保持时间要求，采集信号高低电平随机出现或出现振荡情况）出现的概率。
格雷编码具体实现比较简单：
assign w_gaddr=(waddr>>1)&waddr。
由于需要先地址信号进行了格雷编码，因此需要注意写满或读空信号的判断条件为：
当{~w_gaddr[4：3],w_gaddr[2:0]}==r_gaddr[4:0]时为写满；
当w_gaddr[4:0]=r_gaddr[4:0]时为读空。

三、FIFO实现方案

1、整体模块划分

FIFO内部主要由读写FIFO控制模块和双口RAM模块组成，如下图所示。其中写RAM的使能信号w_ram_en由写数据使能和写满信号共同决定，当写满时后不能再向RAM中写数据。

2、读写FIFO控制子模块内部框图

FIFO控制子模块内部实现框图如下图所示。其中，格雷编码模块为组合逻辑，使用两个寄存器的目的是输出的读写RAM地址与生成的格雷编码地址保持同步。

需要注意的是：w_gaddr和r_addr需要打两拍才能避免亚稳态，虽然是两拍之前的状态，但是读写指针还可以继续移动，仍然可以判断读空或写满状态。