vivado顶层模块怎么建_FPGA入门系列1模块书写&电路综合

文章

简介

本系列文章主要针对FPGA初学者编写，包括FPGA的模块书写、基础语法、状态机、RAM、UART、SPI、VGA、以及功能验证等。将每一个知识点作为一个章节进行讲解，旨在更快速的提升初学者在FPGA开发方面的能力，每一个章节中都有针对性的代码书写以及代码的讲解，可作为读者参考。

壹

第一章：模块书写

Verilog HDL 语言的基本语法与 C语言相似，因此与 VHDL 相比较更容易上手。本章将会在实际小项目的基础上，以 Verilog HDL 语言为主， 教读者怎么更方便、更高效的学习 FPGA。

Verilog HDL 中的 HDL 指的是硬件描述语言(Hardware Description Language)， 顾名思义，Verilog HDL 可以描述对应的硬件电路，下面以一个小例子说明。

图 1 电路示意图

如图1所示为电路示意图， 首先分析一下该电路：
       ①两个输入端口即 a 和 b，为了更好地让读者理解该变量为一个输入端口，输入端口可加上方向pi(port input)表示输入。面对大量的代码，一个比较好的命名风格，更方便我们后续的验证， 希望前期就可以养成比较好的命名风格。
      ②一个输出端口即 c，同理 po 即为 port output。 功能：该电路实现 a 和 b 相与，结果为 c。

在用 Verilog HDL 描述一个电路时，必须要对该电路命名，此处我们对该电路命名为 a_and_b。在用 Verilog HDL 描述一个电路时， 模块的开始都是