FPGA—Verilog层次化设计理解

我们调用ip核生成一个4位计数器后想用该计数器模块生成一个8位的计数器，这里就需要级联两个计数器

这个是counter模块:

module counter (
    cin,
    clock,
    cout,
    q);//下面的计数器实现代码我就不写了

顶层文件应该是这样的:

module counter_top(cin,clk,cout,q);

    input cin;
    input clk;
    
    output cout;
    output [7:0]q;
    
    wire cout0;
    
    counter counter0(
        .cin(cin),
        .clock(clk),
        .cout(cout0),
        .q(q[3:0])
    );
    
    counter counter1(
        .cin(cout0),
        .clock(clk),
        .cout(cout),
        .q(q[7:4])
    );    

endmodule

从上面代码就可以看出顶层文件和模块文件的不同了，模块文件是不同模块的具体实现，而顶层模块文件是使用个模块进行列化（通俗来说是连线），来组成一个更大的系统。

还不明白？打个比方：     

我们画PCB时，一般都会分模块把原理图画出来，比如电源模块，串口模块，显示模块等等，在画PCB时我们一般会先把各个模块内部的线连接起来（这就是verilog中的底层模块创建），当把所有的模块内部线布完后下一步就是布模块与模块之间的线，最后构成一块完整的PCB图（这就是verilog中的顶层模块的创建）其实这也是PCB制作的分层次设计方法，这两者之间有互同之处