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亮锅锅来啦
一直从事数字芯片设计5年,非常熟悉XCVU108,VU13P,VU19P大型的FPGA的资源和设计,FPGA高级工程师。
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Synaplify综合报错Signal 011 error in m_xilinx
Synplify综合internal Error in m_xilinx Stack trace原创 2022-11-05 15:49:13 · 1409 阅读 · 2 评论 -
Vivado工程怎么用VCS仿真
Vivado工程的文件用VCS仿真原创 2022-07-11 19:29:51 · 4050 阅读 · 0 评论 -
Linux下VCS和Verdi的联合仿真实例教程
Linux下VCS和Verdi的初级使用## 标题首先得在Linux下配置好VCS和Verdi的环境,这个方面我就不再这里赘述了,你可以在命令行输下which vcs和which verdi看有没有信息,有信息的话就说明已经安装。要在Linux下用VCS仿真和Verdi看波形,首先需要3个主要的文件,rtl设计文件,也就是Verilog的设计.v文件;testbench文件,也就是给你的设计模块产生激励,用来测试发信号的文件,也是.v文件;还有就是file list文件,就是把你的testbench和r原创 2021-10-09 15:00:14 · 4385 阅读 · 8 评论