Vivado进阶-19P的时钟资源网络和CLOCK_DEDICATED_ROUTE的应用

已于 2024-07-11 14:46:28 修改
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分类专栏： Vivado进阶 文章标签： fpga开发
于 2024-07-11 11:28:44 首次发布
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        在UltraScale/UltraScale+的FPGA中，它们只是工艺不一样，一个是20nm，一个是16nm，但是内部的时钟结构是一样的。每个输入/输出区域（I/O bank）都位于单一的时钟域CR内，且都有52个输入/输出管脚。在这52个输入/输出管脚中，有4对全局时钟管脚GC（global clock）I/O。这4对是差分的，有N/P端，所以它用于时钟专用的走线。

       有一点需要注意，UltraScale+FPGA增加了高密度输入/输出区域（High Density I/O Bank,HD I/O Bank）,位于此区域的全局时钟管脚HDGC只能通过BUFGCE连接到MMCM或者PLL。这就出现了一个问题，在我前面Vivado报错有讲过，如果你用的是UltraScale+系列比如19P，借助外部的时钟通过MMCM生成新的时钟，就要避免外部时钟由HDGC进入。如果外部时钟只能由HDGC进入的话，你就要将CLOCK_DEDICATED_ROUTE的值设置为FALSE。这之前有讲过Vivado的报错和这个是一个道理，可以结合起来看。

       UltraScale系列只有全局时钟缓冲器，包含输入输出列的时钟区域内有24个BUFGCE，4个BUFGCE_DIV和8个BUFGCTRL,同时只能使用其中的24个。这些缓冲器是位于时钟列，可驱动水平时钟布线/分发轨道和垂直时钟布线/分发轨道。这些轨道均位于时钟区域的中间位置，每个时钟区域由24个水平时钟布线轨

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