1.点击file-new project wizard新建工程,工程名字为“lab3”,然后next-next,选择cyclone旗下的EP1C2Q24C8芯片,点击next,在simulation一栏,工具名选用“ModelSim-Altera”,类型选择“Verilog-HDL”,再点击finish完成工程的创建。
2.点击file-new新建verilog HDL file,输入程序代码,已“eighteencout”的名字保存,如图所示:
然后右键“eighteen.v”,选择“create symbol files for current file”为工程创建符号。
3.点击file-new新建bdf文件,选择器件连接,并以“count18.bdf”的名字保存,如图:
4.将已准备好的文本文档(pin引脚文件)通过assignments-impo
FPGA作业3:通过例化设计18进制计数器
最新推荐文章于 2023-12-15 11:07:32 发布
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