2017年10月_CheuGen54

原创 FPGA作业2：利用veilog设计循环进制计数器

1.点击file-new project wizard新建工程，工程名字为“cc”，然后next-next，选择cyclone旗下的EP1C2Q24C8芯片，点击next,在simulation一栏，工具名选用“ModelSim-Altera”,类型选择“Verilog-HDL”,再点击finish完成工程的创建。 2.点击file-new新建verilog HDL file，输入程序代码，已“

2017-10-29 17:31:54 1306

原创 FPGA作业2：利用veilog设计12进制计数器

1.点击file-new project wizard新建工程，工程名字为“12count”，然后next-next，选择cyclone旗下的EP1C2Q24C8芯片，点击next,在simulation一栏，工具名选用“ModelSim-Altera”,类型选择“Verilog-HDL”,再点击finish完成工程的创建。 2.点击file-new新建verilog HDL file，输入程序

2017-10-24 22:19:08 9270

1.点击file-new project wizard新建工程，工程名字为“4to16”，然后next-next，选择cyclone旗下的EP1C2Q24C8芯片，点击next,在simulation一栏，工具名选用“ModelSim-Altera”,类型选择“Verilog-HDL”,再点击finish完成工程的创建。 2.点击file-new新建verilog HDL file，输入程序代码，

2017-10-24 21:35:28 7176 1

原创 FPGA作业1：利用74161设计20进制计数器

1.首先，建立工程，新建BDF文件，在BDF文件中画出电路图，如图所示： 2.由于输入输出数目较少，PIN管脚设置采用手动输入的方法，设置后如图所示：然后点击start compilcation进行编译，得到如下结果： 3.最后，进行仿真设计，先新建一个VWF文件，再将node finder中的关键引脚拖至仿真区，设置好仿真时间以及输入信号，如图所示：点击start

2017-10-18 22:11:33 9586

原创 FPGA作业1：利用74161设计12进制计数器

1.首先，建立工程，新建BDF文件，在BDF文件中画出电路图，如图所示： 2.由于输入输出数目较少，PIN管脚设置采用手动输入的方法，设置后如图所示：然后点击start compilcation进行编译，得到如下结果： 3.最后，进行仿真设计，先新建一个VWF文件，再将node finder中的关键引脚拖至仿真区，设置好仿真时间以及输入信号，如图所示：点击start siml

2017-10-18 21:29:47 13186

原创 FPGA作业1:利用74138设计4-16译码器

1.首先，建立工程，新建BDF文件，在BDF文件中画出电路图，如图所示： 2.然后，新建文本文档，将各个管脚的pin值输入，如图：再将该文档导入到上述电路图中，点击start compilcation进行编译，得到如下结果： 3.最后，进行仿真设计，先新建一个VWM文件，再将node finder中的关键引脚拖至仿真区，设置好仿真时间以及输入信号，如图所示：点击start simli

2017-10-18 20:36:40 7500

weixin_40376722的博客