modelsim的destbench模型1

1. tb模型

`timescale 1ns/1ns      //单位时标声明 1ns是单位  100ps是精度

module tb_ex2_case();    //声明不需要端口列表， 顶层没有输入输出
reg  sclk,rst_n;         // 激励信号的声明
wire dv;
wire [7:0] data;
reg  [7:0] i_addr = 0;
reg  [9:0] i_data = 0;

initial begin            // 上电初始化过程一次上电仅支持一次，初始化使用顺序执行，只能对寄存器模块赋值
         sclk = 0;
         rst_n = 0;
         #200
         rst_n = 1;
  end
  
initial begin
         #500
         send_data(255);  
  end

// 产生时钟
always #10 sclk <= ~sclk;  //周期20ns时钟   // 循环震荡周期为20ns

// 例化的方法
// 原始模块名字，例化的名字（自定义）
ex_case  ex_case_inst(
         .rst_n  (rst_n),   // 模拟外部复位电平destbench      
         .sclk  (sclk),    // 模拟晶振产生时钟震荡
         .o_dv  (dv),
         .o_data  (data),    // 例化模块的时候如果原始模块是输出信号，那麽括号内必须是wire变量
         .i_data     (i_data),
         .i_add      (i_addr)
 );

// 产生一个任务
task send_data(len);   
     integer len,i; // 变量声明区  整形
     begin
              for (i=0;i<=len;i=i+1)   // 循环语句
              begin
                   @(posedge sclk);  // 按节拍的工作
                   i_addr <= i[7:0]; 
                   i_data <= i[7:0];
              end
              i_addr <= 0; 
              i_data <= 0;
      end
endtask
endmodule