verilog语法随记

module host_cpld();//声明host_cpld的输入输出变量
input a0,b0,c0;//声明输入端口a0，b0和c0
output a1,b1,c1;//声明输出端口a1，b1和c1
reg x = 0;//reg是寄存器类型，表示需要触发，无输入时可保持原来数值
wire x;//wire是网线类型，表示直通，输入改变时输出马上无条件跟随改变
reg [4:0]x = 0;//变量为五位二进制5’b00000寄存器最高位是4最低位是0

always @(posedge x)
begin

end
//当x为1时进入always语句
if(x)
begin

end
//当x为1时进入if语句
例如
if(x[4])
begin
a[5] = 1;
end
//当x的第四位为1时，将a的第五位也置1
assign a = b;//assign代表当b变化时a会直接随着b的变化而变化，没有延时
这里wire a;
reg b;
parameter X = 6-2;//parameter代表常量声明
assign a1 = ~a0 & x;//与是有0为0，全是1为1
//~代表取反，&代表与
assign p1 = (r | ce) ? p0 : 1’b1;
//当r与ce都为零时，p1输出零，反之任何一个为1时，p1 = p0

=为直接赋值无延时，<=赋值有延时

assign io = !(s1 && (!s0));
//只有当s1 =