安陆FPGA
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会飞的珠珠侠
这个作者很懒，什么都没留下…
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安陆EGS20 SDRAM仿真
从SDRAM读出的数据，Sdr_rd_dout会比Sdr_rd_en延迟一个时钟，因此写入FIFO的写请求信号应该是Sdr_rd_en延迟一个时钟后的。（与后面的上版调试结果不同，上板调试Sdr_rd_dout和Sdr_rd_en是同时给出的。b)从SDRAM读出数据SDR_DQ，sdr_as_ram传输实际可看到的读使能sdram_rd_en和数据Sdr_rd_out。//*******************安陆SDRAM例化************************//2）FIFO的读写时序；原创 2023-04-27 17:01:32 · 2860 阅读 · 2 评论 -
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