weixin_41155462的博客

quartus中flash程序回读

现象：在编译时OK，在加如signal tap后报错。错误如下：原因：因为只是在signal中涉及到的这个信号报错，而不加入这个信号时是没有问题，那么定位到这个信号本身。由于内部模块一个输出此信号，一个接收到这个信号后存入RAM中。但在输出模块中，这个信号是用的wire型变量定义的，在不输出有效时是为高阻态的。将其修改成reg型变量后，编译正常。猜测1：内部模块没办法用高阻态；猜测2：由于在无有效数据输出，同时会写入到RAM中，这时写入的是高阻态。报错。路过的大佬们，如果知道具体原因，.

1. 实现功能2. matlab软件 1）生成sin输入信号，并生成.coe文件供FPGA读取； 2）进行上图算法的仿真，生成sin信号，混频、去除直流分量，进行FFT变换，并输出波形；3. fpga 1）用NCO IP核生成本振信号， 使用过程会发现两个问题，一是会卡在generation环节，进度不动，二是报error。这个IP核并不是免费的IP核，需要破解。以上两个问题可以参考下面的博客解决：...

双通道幅频相可调的DDS信号发生器1. 功能通过电脑串口发出命令，FPGA处理后连接DA转换器产生幅度、频率及相位可调的模拟信号。2. 输入信号电脑通过串口输入的命令或数据。1）需要多字节输入：由于输入到FPGA的数据应该包含3种信息，其中，光传输50MHZ频率需要26位二进制表示，而串口协议一次传输8bit，因此需要传输4个字节（32bit），因此需要输入多个字节；2）需要地址：由于PC通过串口输入，无法判断每次输入的信息是幅度还是频率，因此需要不同的标记信号，这里称为地址表示，而

问题立创商城新做的FPGA核心板，无法烧录.jic文件，显示如下错误： Error (209025): Can't recognize silicon ID for device 1但是烧录.sof程序成功，但烧录进去的程序运行不正常，测试对应输出PIN，显示所有PIN为低电平。问题分析之前的fpga核心板使用的是开发板常用的W25Q16，这次由于缺货更换成BY25Q32，封装和PIN定义一致，但主频一个是133M，一个是108M，一个是16M...

FPGA quartus软件时序约束之时钟约束的步骤

本次分析乘法器实现的时序约束1. 代码 always@(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin dout <= 0; end else begin dout <= a_ff0 * b_ff0 * c_ff0 * d_ff0; end end2. 添加时序约束添加系统时钟，100M，然