CXL协议中 Register Locator DVSEC详解

最新推荐文章于 2024-11-06 15:05:36 发布
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分类专栏： CXL协议 文章标签： CXL PCIe
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✨ 前言：

Register Locator DVSEC（Designated Vendor-Specific Extended Capability）是一种PCI Express（PCIe）配置空间的能力，专为CXL（Compute Express Link）技术中的设备设计。这包括CXL根端口、CXL下行交换端口、CXL上行交换端口以及非RCD（即非寄存器配置数据）设备。这项能力的主旨是帮助这些设备实现额外的寄存器块，以便更好地配置和管理CXL技术提供的高级功能。

🌟DVSEC的主要作用包括：

寄存器块定位：DVSEC能力向软件公开了在PCIe配置空间内CXL 2.0根端口、下游交换端口、上游交换端口和CXL 2.0设备相关的寄存器块的位置。这对于软件正确配置和管理这些端口和设备至关重要。

支持多寄存器块条目：一个DVSEC实例可以包含一个或多个寄存器块条目。这意味着DVSEC提供了一种灵活的方式来描述多个相关寄存器块的位置信息，从而支持复杂的硬件功能。

标准化配置空间访问：通过在PCIe配置空间中实现DVSEC能力，CXL硬件组件的配置和管理可以遵循统一的标准。这有助于提高系统的可扩展性和互操作性，同时简化了软件的开发。

促进CXL和PCIe技术的集成：CXL是建立在PCIe基础上的互连技术，DVSEC强化了两者之间的集成。它允许软件利用标准PCIe机制来发现和配置CXL特定的高级功能，这样可以无缝地在系统中融合使用PCIe和CXL技术。

🌟实践中的应用：

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PCIe中的 VSC、VSEC、DVSEC 详细介绍
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10-29 978
PCIe 定义了三类可由供应商 Vendor 自行指定的能力结构：Vendor-Specific Capability (VSC)、Vendor-Specific Extended Capability (VSEC) 及 Designated Vendor-Specific Extended Capability (DVSEC)。其中，VSC 兼容 PCI，VSEC 及 DVSEC 不兼容 PCI。VSEC 由单个 Vendor 独立使用，DVSEC 由多个相关的 Vendor 共同使用。
CXL协议 Register BIR（Base Indicator Register）解释
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02-19 1796
在CXL协议中，的作用是指定使用设备功能（Function）的哪个BAR（基址寄存器）或Enhanced Allocation条目来映射CXL寄存器到内存空间。![在这里插入图片描述](https://i-blog.csdnimg.cn/direct/6f4707f4c6b749a78d55febd73ee64c1.png 图1)Register BIR是CXL协议中用于定位寄存器映射基址的关键字段，通过选择特定的BAR或EA条目，确定CXL寄存器在内存空间中的位置。
CXL寄存器介绍（2）- CXL DVSEC
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09-03 2175
上文《CXL寄存器分类》简单介绍了 CXL 的寄存器分布，接下来进一步介绍下 CXL 相关的 DVSEC。
PCIe VSC、VSEC、DVSEC
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CXL寄存器的描述
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09-19 834
具体内容可参考下文。：pcie空间中以DVSEC capability进行实现，实现相关的cxl寄存器。DVSEC：pcie定义的一种vendor extend capability。在pcie空间中基地址偏移0x700+.上图定义pcie定义的cxl device相关dvsec示意图。cxl device 在host向device空间映射时最多可以映射两块device physical address。vendor-specific header1为1E98h。
CXL 2.0 Device配置空间寄存器组成
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11-25 2790
CXL设备配置空间一共4KB（0x000~0xFFF），由（0x000~0x0FF）和（0x100~0xFFF）组成。
Linux Kernel 6.0 CXL Core pci.c 详解
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12-14 2789
Linux Kernel 6.0 CXL 驱动 pci.c 详细解析
cxl1.1协议的中文翻译版
07-11
根据给定的信息，本文将对Compute Express Link (CXL) 1.1协议进行详细的解析，特别是关注中文翻译版中的核心知识点。 ### CXL 1.1协议简介 #### 标题与描述 标题和描述均指出这是CXL 1.1协议的中文翻译版。CXL是...
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09-27
CXL的核心目标是打破传统PCIe（Peripheral Component Interconnect Express）的性能瓶颈，特别是在高性能计算和人工智能应用中。它通过引入统一的内存模型，允许设备直接访问系统的DRAM，从而提高了数据传输的速度和...
CXL 寄存器介绍
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11-06 1304
无论哪种情况，CXL Device 的 Device0 Function0 配置空间中均应实现 CXL PCIe DVSEC 能力结构，并应用于该 Device 内的所有 Device/Function。PCIe DVSEC for CXL Devices（CXL 1.1 时称为 Flex Bus Devices，协议中有时简称为 CXL PCIe DVSEC），该能力结构中具备实现 CXL 所需的最基本的寄存器，用以指示 CXL 能力、控制相关能力/特性的开关及状态指示。该能力结构寄存器布局如下图所示。
CXL3.1第7章节翻译
07-05
CXL3.1第7章节翻译
PCIE 4.0规范（包括Base和CEM）
12-12
NCB-PCI_Express_Base_4.0r1.0_September-27-2017-c 和PCIe_CEM_SPEC_R4_V9_12072018_NCB
CXL 寄存器介绍 (1) - 寄存器分类
MangoPapa
08-17 2411
按照寄存器所在的位置进行分类，CXL 相关控制及状态寄存器可分为两类：  一类位于 PCIe 配置空间（Configuration Space），只能通过配置读写请求来访问；  一类位于 MMIO 区域（Memory Mapped Space），只能通过 Memory 读写请求进行访问。
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Linux 内核CXL 设备驱动，核心层 Regs.c 文件解析
【CXL协议-控制和状态寄存器（8）】
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设备 0、功能 0 DVSEC 中的功能、状态和控制字段控制整个 CXL 设备的 CXL 功能。在此过程中应保持向后兼容性。Bit 7: CXL 复位功能：如果设置，表示设备支持 CXL 复位并在此寄存器中实现 CXL 复位超时字段、在 CXL Control2 寄存器中启动 CXL 复位位并在 CXL Status2 寄存器中实现 CXL 复位完成状态。此 DVSEC 还位于 CXL 2.0 根端口、上行交换机端口、下行交换机端口和 CXL 2.0 设备的主要功能（设备 0、功能 0）的配置空间中。
CXL寄存器介绍（3）- CXL MMIO
MangoPapa
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CXL Device/Port 相关寄存器一部分位于 PCIe 配置空间内，一部分位于 MMIO 空间内。早前《CXL寄存器分类》简单介绍了 CXL 的寄存器分布及 CXL 相关的 DVSEC，接下来进一步介绍下 MMIO 中的 CXL RCRB 及 Component Registers。
【CXL协议-性能注意事项（13）】
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10-21 808
如果 MEC 列指示 ADD，则计数器单元应在每个时钟上添加所有启用事件的发生次数，这可能导致计数器数据在单个时钟内增加超过 1 的值。3. 在 MEC 列中，ADD 表示计数器单元应在每个时钟周期内将所有启用事件的发生次数相加，这可能导致计数器数据在单个时钟周期内增加超过 1 的值。CXL 事件定义为与 CXL 组件操作相关的特定组件活动的发生。用于平均测量的消息的地址应随机分布。但是，如果实现不匹配速率，则需要较快的实现限制其协议流量的速率，以匹配较慢的实现（包括突发），只要没有明确的流量控制循环。
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UCIe 在协议层复用 PCIe 和 CXL，因此 UCIe 的一个关键目标即 尽可能多地继承/复用原有的基于 PCIe 及 CXL 的软件生态。UCIe 1.0 的确这也是这么干的。系统软件是如何发现 UCIe 链路的？如何判断 UCIe 链路的有效性？软件如何配置 UCIe 链路？如何检测 UCIe 链路状态？一起来看看。
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