CXL 寄存器介绍

说明：

按照寄存器所在的位置进行分类，CXL 相关控制及状态寄存器可分为两类：
一类位于 PCIe 配置空间 （Configuration Space），只能通过配置读写请求来访问；
一类位于 MMIO 区域 （Memory Mapped Space），只能通过 Memory 读写请求进行访问。

CXL DVSEC @Config Space

在 PCIe 配置空间中，以 DVSEC 的形式实现了 CXL 相关的能力结构。截至 CXL 3.0 共定义了以下 9 组 CXL 相关的 DVSEC：
什么是DVSEC：
Designated Vendor-Specific Extended Capability (DVSEC)，特定的供应商指定扩展能力，可选，供多个供应商使用，单个 PCIe Function 或 RCRB 内可以实现多个 DVSEC 结构。

PCIe DVSEC for CXL Devices :

又称 CXL PCIe DVSEC，所有 RCD、LD、SLD、FMLD 等 CXL Device 的 D0F0 必须实现该 DVSEC，软件根据 Device 配置空间中是否实现了该 DVSEC 来判断 Device 为 PCIe Device 还是 CXL Device 。

Non-CXL Function Map DVSEC :

用以指示多 Device、多 Function 设备中不支持 CXL.cachemem 的 Device 或 Function。

CXL Extensions DVSEC for Ports :

仅用于 RP、DSP 及 USP，在 PCIe 枚举层级之外维护一条 RCH-RCD 层级。
GPF DVSEC for CXL Ports :
用于 CXL Port 中的 GPF 相关能力，主要用以控制 GPF Phase1、Phase2 的 Timeout 值。

GPF DVSEC for CXL Devices :

用于 CXL Device 中的 GPF 相关能力，主要用以指示 GPF Phase2 的 Timeout 值及 Phase2 期间的功耗。

PCIe DVSEC for Flex Bus Port :

又称 Flex Bus Port DVSEC，用以控制及指示 Flex Bus 相关能力，是给 Multi-Device 场景预留的能力结构，CXL 1.1 以上所有 CXL Port/Device 均需实现该能力结构。CXL 链路训练期间 Modified TS 中的 Flex Bus 相关信息多来源于该能力结构中的寄存器，接收到对端发来的 Modified TS Info 也会记录在该能 DVSEC 相关寄存器中。对于实现了 RCRB 的 RCH/RCD，该 DVSEC 位于 RCRB 中。

Register Locator DVSEC :

该能力结构中存放有一个或多个 CXL 寄存器块的 Entry。
MLD DVSEC :
仅适用于 FM 所属的 LD，用于 MLD 相关 Capability，比如指示支持的 LD 数量、LD-ID 热复位向量。

PCIe DVSEC for Test Capability :

用于 CXL Compliance 测试，在 CXL Compliance 测试过程中对该 DVSEC 进行配置，并根据该 DVSEC 内容进行相关测试。

CXL Registers @MMIO

上文提到了 9 组实现在 PCIe 配置空间的 CXL 相关 DVSEC。鉴于部分 CXL 组件不具备 PCIe 配置空间，且 PCIe 配置空间 4KB 较小难以满足 CXL Component Register 的 Size 要求，此时 CXL 相关的 DVSEC 及 Component Register 可以实现在 Memory Mapped 空间（MMIO），通过 Memory 读写请求进行访问。
  截至 CXL 3.0，CXL 协议定义了 6 类位于 MMIO 中的寄存器：