基于APRX并行架构的高速QPSK解调实现(FPGA实现篇)

最新推荐文章于 2024-09-01 13:38:15 发布
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分类专栏： QPSK 文章标签： fpga开发 matlab 开发语言
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本文介绍了基于APRX并行架构的高速QPSK解调在FPGA上的实现，包括高速接口与数字下变频器的设计、频域匹配滤波器、定时相位误差估计以及载波同步的详细过程，提供了完整的FPGA工程代码。
摘要由CSDN通过智能技术生成

在上一篇中，我们主要讲了基于APRX并行架构的高速QPSK解调实现Matlab仿真，在本篇中将讲解高速QPSK并行FPGA实现，需要完整工程代码的读者可以联系作者。

图1 并行全数字QPSK接收机实现架构

1. 高速接口与数字下变频器

在本方案中，解调器选择ADI的AD芯片，该ADC芯片在进行2Gsps的直接中频采样后，数据以500MHz速度4路并行输入至FPGA中。为了在FPGA中以较低的速率处理数据，需要对ADC采集到的数据再进行串并转换。由于在本方案中采用的是Xilinx FPGA芯片，其内部具有输入串并转换硬件模块(ISERDES),可轻松实现高速接口数据的串并转换。在FPGA内利用ISERDES将4路500MHz数据以1:8串并转换为32路62.5M

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