1,Slave SelectMAP配置相关设计要求;
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1.1模式配置: M2 M1 M0 (110)
1.2 相关电路设计
1.3 slave SlaveMAP时序设计要求
相关时序要求: CCLK高电平,低电平要求最少2.5ns;
1.3.1 连续配置时序
要求时钟,数据不间断;片选保持;
1.3.2 不连续配置时序
(1)自由时钟,片选可控
(2)片选保持,控制时钟
2.bit流说明
2.1 bit SWAP
bit文件 x8模式下,需要D7-D0 调整为D0-D7;
2.2 同步字
特别重要,特别特别重要!!!!!!
bit文件中的同步字 :AA 99 55 66
BIT翻转之后为: 55 99 AA 66
注意点1:需要出现在管脚上的事5599AA66;(翻转之后的)
注意点2:X8模式下 依次为: 55 99 AA 66
X16模式下依次为:5599 AA66
X32模式下为: 5599AA66
2.3 bit流文件
通过UE打开BIT文件与ug470中第五章Bitstream Composition 对比分析
3,配置说明:
3.1 配置加载时序
主要分为3个流程:上电 --> bit流加载 --> Startup Sequence
上电:加载电源,清除相关配置,读M2M1M0配置模式;
bit流下载:同步字检测-->检测ID(K7325T iD为0x03651093)-->配配数据-->>CRC校验
Startup Sequence :这个过程一般需要主控最少提供8个周期的CCLK时钟;
3.2错误说明:
加载完成,如果done信号没有拉高:(如果使能init_b)检测init_b管脚:
1 : 没有正确识别同步字或没有接收完整数据流
0--:检测错误,ID错误,CRC错误。